文件名称:DDC_FPGA
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- 上传时间：2013-03-22
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基于FPGA的数字下变频器（DDC）的设计,将采样得到的高速率信号变成低速率基带信号，以便进行下一步的信号处理。由NCO、数字混频器、低通滤波器和抽取滤波器四个模块组成。采用自编的加法树乘法器，提高乘法运算效率。-Design based on FPGA digital downconverter (DDC), the high-speed signal will be sampled baseband signal into a low rate for the next step in the signal processing. Is composed of four modules of the NCO, the digital mixer, the low pass filter and a decimation filter. Adder tree multiplier using self efficient multiplication.
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下载文件列表
DDC_FPGA/17位有符号数相乘.txt
DDC_FPGA/add-treetb.v
DDC_FPGA/add_bx.v
DDC_FPGA/add_bx.v.bak
DDC_FPGA/add_bxfangyichu.v
DDC_FPGA/add_bxfangyichu32.v
DDC_FPGA/add_bxfangyichu36.v
DDC_FPGA/add_tree.acf
DDC_FPGA/add_tree.hif
DDC_FPGA/add_tree.mmf
DDC_FPGA/add_tree.v
DDC_FPGA/b_y_trange.v
DDC_FPGA/b_y_trange_18.v
DDC_FPGA/bx_bx.v
DDC_FPGA/bx_bx.v.bak
DDC_FPGA/bxbx.v
DDC_FPGA/clk_32.v
DDC_FPGA/control.v
DDC_FPGA/control_tb.v
DDC_FPGA/control_tb.v.bak
DDC_FPGA/data_in.v
DDC_FPGA/data_in.v.bak
DDC_FPGA/ddc.v
DDC_FPGA/ddc_tb.v
DDC_FPGA/ddc_test_tb.v
DDC_FPGA/ddc_test_tb.v.bak
DDC_FPGA/dds.v
DDC_FPGA/dds.v.bak
DDC_FPGA/dds_cos.v
DDC_FPGA/dds_tb.v
DDC_FPGA/dds_tb.v.bak
DDC_FPGA/df128.v
DDC_FPGA/df32.v
DDC_FPGA/df512.acf
DDC_FPGA/df512.v
DDC_FPGA/df64.v
DDC_FPGA/df8.v
DDC_FPGA/df_test.v
DDC_FPGA/df_test.v.bak
DDC_FPGA/DFF.v
DDC_FPGA/div24.v
DDC_FPGA/FIR.cr.mti
DDC_FPGA/fir.hif
DDC_FPGA/FIR.mpf
DDC_FPGA/FIR.v
DDC_FPGA/FIR.v.bak
DDC_FPGA/FIR_1.v
DDC_FPGA/FIR_2.v
DDC_FPGA/FIR_3.v
DDC_FPGA/FIR_4.v
DDC_FPGA/fir_tb.v
DDC_FPGA/fir_tb.v.bak
DDC_FPGA/fir_test_tb.v
DDC_FPGA/fir_test_tb.v.bak
DDC_FPGA/firDFF_16.v
DDC_FPGA/firDFF_16_sample.v
DDC_FPGA/firDFF_32_CLEAR.v
DDC_FPGA/firDFF_32_CLEAR.v.bak
DDC_FPGA/firDFF_32_CLEAR_rigion.v
DDC_FPGA/firDFF_36_CLEAR.v
DDC_FPGA/firtest_tb.v
DDC_FPGA/h_rom.v
DDC_FPGA/h_rom_1.v
DDC_FPGA/h_rom_2.v
DDC_FPGA/h_rom_3.v
DDC_FPGA/h_rom_4.v
DDC_FPGA/in.txt
DDC_FPGA/Jieduan.v
DDC_FPGA/Jieduan_18_16.v
DDC_FPGA/Jieduan_32_16.v
DDC_FPGA/Jieduan_32_28.v
DDC_FPGA/Jieduan_32_29.v
DDC_FPGA/Jieduan_36_16.v
DDC_FPGA/Jieduan_rigion.v
DDC_FPGA/multi16.v
DDC_FPGA/multi16.v.bak
DDC_FPGA/multi1616_29daifuhao.v
DDC_FPGA/multi16_29daifuhao.v
DDC_FPGA/multi16_32daifuhao.v
DDC_FPGA/multi16_32daifuhao.v.bak
DDC_FPGA/multi16_33daifuhao.v
DDC_FPGA/multi16_region.v
DDC_FPGA/multi17daifuhao.v
DDC_FPGA/outputk.v
DDC_FPGA/sine_rom.v
DDC_FPGA/sine_sjcl.v
DDC_FPGA/transcript
DDC_FPGA/y_b_trange.v
DDC_FPGA/y_b_trange_18.v
DDC_FPGA/元件 dds.v
DDC_FPGA
DDC_FPGA/add-treetb.v
DDC_FPGA/add_bx.v
DDC_FPGA/add_bx.v.bak
DDC_FPGA/add_bxfangyichu.v
DDC_FPGA/add_bxfangyichu32.v
DDC_FPGA/add_bxfangyichu36.v
DDC_FPGA/add_tree.acf
DDC_FPGA/add_tree.hif
DDC_FPGA/add_tree.mmf
DDC_FPGA/add_tree.v
DDC_FPGA/b_y_trange.v
DDC_FPGA/b_y_trange_18.v
DDC_FPGA/bx_bx.v
DDC_FPGA/bx_bx.v.bak
DDC_FPGA/bxbx.v
DDC_FPGA/clk_32.v
DDC_FPGA/control.v
DDC_FPGA/control_tb.v
DDC_FPGA/control_tb.v.bak
DDC_FPGA/data_in.v
DDC_FPGA/data_in.v.bak
DDC_FPGA/ddc.v
DDC_FPGA/ddc_tb.v
DDC_FPGA/ddc_test_tb.v
DDC_FPGA/ddc_test_tb.v.bak
DDC_FPGA/dds.v
DDC_FPGA/dds.v.bak
DDC_FPGA/dds_cos.v
DDC_FPGA/dds_tb.v
DDC_FPGA/dds_tb.v.bak
DDC_FPGA/df128.v
DDC_FPGA/df32.v
DDC_FPGA/df512.acf
DDC_FPGA/df512.v
DDC_FPGA/df64.v
DDC_FPGA/df8.v
DDC_FPGA/df_test.v
DDC_FPGA/df_test.v.bak
DDC_FPGA/DFF.v
DDC_FPGA/div24.v
DDC_FPGA/FIR.cr.mti
DDC_FPGA/fir.hif
DDC_FPGA/FIR.mpf
DDC_FPGA/FIR.v
DDC_FPGA/FIR.v.bak
DDC_FPGA/FIR_1.v
DDC_FPGA/FIR_2.v
DDC_FPGA/FIR_3.v
DDC_FPGA/FIR_4.v
DDC_FPGA/fir_tb.v
DDC_FPGA/fir_tb.v.bak
DDC_FPGA/fir_test_tb.v
DDC_FPGA/fir_test_tb.v.bak
DDC_FPGA/firDFF_16.v
DDC_FPGA/firDFF_16_sample.v
DDC_FPGA/firDFF_32_CLEAR.v
DDC_FPGA/firDFF_32_CLEAR.v.bak
DDC_FPGA/firDFF_32_CLEAR_rigion.v
DDC_FPGA/firDFF_36_CLEAR.v
DDC_FPGA/firtest_tb.v
DDC_FPGA/h_rom.v
DDC_FPGA/h_rom_1.v
DDC_FPGA/h_rom_2.v
DDC_FPGA/h_rom_3.v
DDC_FPGA/h_rom_4.v
DDC_FPGA/in.txt
DDC_FPGA/Jieduan.v
DDC_FPGA/Jieduan_18_16.v
DDC_FPGA/Jieduan_32_16.v
DDC_FPGA/Jieduan_32_28.v
DDC_FPGA/Jieduan_32_29.v
DDC_FPGA/Jieduan_36_16.v
DDC_FPGA/Jieduan_rigion.v
DDC_FPGA/multi16.v
DDC_FPGA/multi16.v.bak
DDC_FPGA/multi1616_29daifuhao.v
DDC_FPGA/multi16_29daifuhao.v
DDC_FPGA/multi16_32daifuhao.v
DDC_FPGA/multi16_32daifuhao.v.bak
DDC_FPGA/multi16_33daifuhao.v
DDC_FPGA/multi16_region.v
DDC_FPGA/multi17daifuhao.v
DDC_FPGA/outputk.v
DDC_FPGA/sine_rom.v
DDC_FPGA/sine_sjcl.v
DDC_FPGA/transcript
DDC_FPGA/y_b_trange.v
DDC_FPGA/y_b_trange_18.v
DDC_FPGA/元件 dds.v
DDC_FPGA
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