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文件名称:Verilog.rar

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-09-04
  • 文件大小：
    5.43mb
  • 已下载：
    0次
  • 提 供 者：
    王****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

《设计与验证VerilogHDL》源码实例 和 Verilog规范,not～
(系统自动生成,下载前可以参看下载内容)

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《设计与验证VerilogHDL》源码实例 和 Verilog规范/IEEE_Std1364-1995_Verilog.pdf
《设计与验证VerilogHDL》源码实例 和 Verilog规范/IEEE standard Verilog HDL1364-2001.pdf
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/示例说明.doc
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/NonBlocking_RHS_Delay/sim.do
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/NonBlocking_RHS_Delay/tb.v
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/NonBlocking_RHS_Delay/wave.do
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/NonBlocking_LHS_Delay/sim.do
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/NonBlocking_LHS_Delay/wave.do
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/Blocking_RHS_Delay/tb.v
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/Blocking_LHS_Delay/sim.do
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-2/Blocking_LHS_Delay/wave.do
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-8-1/sim/sim.do
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-4/示例说明.doc
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-4/Proj/harness.v
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-4/Proj/NorTestBench.v
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-4/Proj/Sim.do
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-4/Proj/SPRAM.v
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-3/示例说明.doc
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《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-1/Proj/sim.do
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-1/Proj/SPRAM.v
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-1/Proj/STM.v
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-1/Proj/Testbench_readme.txt
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-7-1/Proj/wave.do
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/示例说明.doc
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/state2_default.v
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/state_default.prd
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/state_default.prj
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/AutoConstraint_state2_default.sdc
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/CS.txt
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/fsmviewer.fsm
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/generic.fse
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/generic.srd
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/state2_default.edn
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/state2_default.fse
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/state2_default.prf
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/state2_default.srm
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/state2_default.srr
《设计与验证VerilogHDL》源码实例 和 Verilog规范/Example-6-1/FSM/state_default/rev_2/state2_default.srs
《设计与验

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