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文件名称:code

  • 所属分类：
    source in ebook
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-10-19
  • 文件大小：
    176.72kb
  • 已下载：
    0次
  • 提 供 者：
    oldd****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

《无线通信FPGA设计》书里的matlab和verilog代码-the matlab and verilog code in 《Wireless Communications FPGA design》
相关搜索： Verilog Wireless

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code/Verilog code/readme.txt
code/Verilog code/c10/10-2/mult.xco
code/Verilog code/c10/10-2/mydds.xco
code/Verilog code/c10/10-2/square_syn.v
code/Verilog code/c10/10-4/coastas_dds.v
code/Verilog code/c10/10-4/costas_lf.v
code/Verilog code/c10/10-4/costas_loop.v
code/Verilog code/c10/10-4/costas_lpf.v
code/Verilog code/c10/10-4/costas_mult.v
code/Verilog code/c10/10-4/err_mult.v
code/Verilog code/c10/10-4/fir_lpf.xco
code/Verilog code/c10/10-4/mult.xco
code/Verilog code/c10/10-4/my_dds.xco
code/Verilog code/c10/10-6/dearly_sub.v
code/Verilog code/c10/10-6/dedds.v
code/Verilog code/c10/10-6/delay_early_gate.v
code/Verilog code/c10/10-6/de_mult.xco
code/Verilog code/c10/10-6/eddds.xco
code/Verilog code/c10/10-6/iir.v
code/Verilog code/c10/10-6/iir1.v
code/Verilog code/c10/10-8/baker.v
code/Verilog code/c11/11-10/div16.xco
code/Verilog code/c11/11-10/fir_rls.v
code/Verilog code/c11/11-10/rlsmult.xco
code/Verilog code/c11/11-10/shiftreg25.xco
code/Verilog code/c11/11-10/shiftreg28.xco
code/Verilog code/c11/11-10/shiftreg3.xco
code/Verilog code/c11/11-12/dfe_filter.v
code/Verilog code/c11/11-12/dfe_mult.xco
code/Verilog code/c11/11-14/aa_adder.xco
code/Verilog code/c11/11-14/aa_bram.xco
code/Verilog code/c11/11-14/aa_cmult.xco
code/Verilog code/c11/11-14/ad_a.v
code/Verilog code/c11/11-14/shift16.xco
code/Verilog code/c11/11-2/fir_lms.v
code/Verilog code/c11/11-3/fir_pipline_lms.v
code/Verilog code/c11/11-3/lmsmult.xco
code/Verilog code/c11/11-5/mult.xco
code/Verilog code/c11/11-5/shiftreg4.xco
code/Verilog code/c11/11-5/sign_fir_lms.v
code/Verilog code/c11/11-8/blockconnect.v
code/Verilog code/c11/11-8/cmult.v
code/Verilog code/c11/11-8/coe_updata.v
code/Verilog code/c11/11-8/complex_mult.xco
code/Verilog code/c11/11-8/fft_block.v
code/Verilog code/c11/11-8/fft_block_lms.v
code/Verilog code/c11/11-8/fft_w16_p32.xco
code/Verilog code/c11/11-8/gonge.v
code/Verilog code/c11/11-8/ifft_block.v
code/Verilog code/c11/11-8/insert.v
code/Verilog code/c11/11-8/save_sub.v
code/Verilog code/c11/11-8/shiftreg.xco
code/Verilog code/c11/11-8/shiftreg3.xco
code/Verilog code/c11/11-8/shift_reg2.xco
code/Verilog code/c11/11-8/srl16_w16_d16.xco
code/Verilog code/c11/11-8/test_block_connect.v
code/Verilog code/c12_0/12-6/rake_cmult.xco
code/Verilog code/c12_0/12-6/rake_mrc.v
code/Verilog code/c12_0/12-6/rake_shift4.xco
code/Verilog code/c13/13-2/ovsf.v
code/Verilog code/c13/13-3/Dscamb.v
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code/Verilog code/c13/13-6/CPICH.v
code/Verilog code/c13/13-6/ram_1024.xco
code/Verilog code/c13/13-6/ram_descramb.xco
code/Verilog code/c3/3-22/adder8.v
code/Verilog code/c3/3-23/adder8_2.v
code/Verilog code/c3/3-24/adder8_4.v
code/Verilog code/c5/5-1/adder16_2.v
code/Verilog code/c5/5-10/div16.xco
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code/Verilog code/c5/5-15/rom_cose.xco
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code/Verilog code/c5/5-15/rom_sine.xco
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code/Verilog code/c5/5-3/adder.xco
code/Verilog code/c5/5-3/adder1.v
code/Verilog code/c5/5-4/ade.v
code/Verilog code/c5/5-5/mul_addtree.v
code/Verilog code/c5/5-6/cmultip.v
code/Verilog code/c5/5-6/rmulti.xco
code/Verilog code/c5/5-7/mult_8.v
code/Verilog code/c5/5-9/divider.v
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code/Verilog code/c6/6-17/iir_c.v
code/Verilog code/c6/6-17/sub2.v
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code/Verilog code/c6/6-20/iir_par.v
code/Verilog code/c6/6-23/rrc_128.coe
code/Verilog code/c6/6-4/FIR_lowpass.v
code/Verilog code/c6/6-5/mult.xco
code/Verilog code/c6/6-5/ser_fir.v
code/Verilog code/c6/6-6/fir.v
code/Verilog code/c6/6-6/mult.xco
code/Verilog code/c6/6-7/da_fir.v
code/Verilog code/c6/6-7/DA_table.v
code/Verilog code/c7/7-10/cic_dec_8_three.v
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code/Verilog code/c7/7-14/lut16_core.xco
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code/Verilog code/c7/7-16/cic4_interp4.v
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code/Verilog code/c7/7-16/send_mult.xco
code/Verilog code/c7/7-18/agc.v
code/Verilog code/c7/7-2/decimate_4.v
code/Verilog code/c7/7-20/filter_bank.v
code/Verilog code/c7/7-20/trellis_unit.v
code/Verilog code/c7/7-4/interpolate4.v
code/Verilog code/c7/7-5/rate4to3.v
code/Verilog code/c7/7-6/polyfilter.v
code/Verilog code/c7/7-9/crc_interp_2_single.v
code/Verilog code/c8/8-10/dds1_cosine.xco
code/Verilog code/c8/8-10/dds1_sine.xco
code/Verilog code/c8/8-10/dds_modu.xco
code/Verilog cod

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