文件名称:LVDS_Serdes_list_FPGA1
-
所属分类:
- 标签属性:
- 上传时间:2012-11-16
-
文件大小:13.67mb
-
已下载:2次
-
提 供 者:
-
相关连接:无下载说明:别用迅雷下载,失败请重下,重下不扣分!
介绍说明--下载内容来自于网络,使用问题请自行百度
FPGA之间的LVDS传输,采用serdes接口,传输速率达到400m-LVDS transmission between the FPGA using serdes interface, transfer rate up to 400m
相关搜索: lvds
fpga
serdes VH
FPGA LVDS
FPGA 接口
serdes vh
fpga lvds VH
lvds FPGA pudn
m-lvds fp
lvds vhdl
(系统自动生成,下载前可以参看下载内容)
下载文件列表
LVDS_Serdes_list_FPGA1/bit_align_machine.bgn
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.bld
LVDS_Serdes_list_FPGA1/bit_align_machine.drc
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.ncd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.ngd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.pad
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.par
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.pcf
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.ptwx
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.twr
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.twx
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.unroutes
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.ut
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.v
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.vhd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.vhd.bak
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.xpi
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_guide.ncd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.map
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.mrp
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.ncd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.ngm
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.xrpt
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_ngdbuild.xrpt
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_pad.csv
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_pad.txt
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_par.xrpt
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_prev_built.ngd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_summary.html
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_summary.xml
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_usage.xml
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_xst.xrpt
LVDS_Serdes_list_FPGA1/bypass_bram.v
LVDS_Serdes_list_FPGA1/count_to_128.vhd
LVDS_Serdes_list_FPGA1/count_to_16x.vhd
LVDS_Serdes_list_FPGA1/COUNT_TO_64.vhd
LVDS_Serdes_list_FPGA1/CS.cdc
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.bld
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ngc
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ngd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ngr
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.pad
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.par
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.pcf
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ptwx
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.twr
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.twx
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.udo
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.unroutes
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.v3
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.vhd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.vhd.bak
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.xpi
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX2.vhd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_fpga_editor.out
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_guide.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.map
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.mrp
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.ngm
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_ngdbuild.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_pad.csv
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_pad.txt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_par.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_prev_built.ngd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_summary.html
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_summary.xml
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_usage.xml
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_wave.fdo
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_xst.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.bld
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ngc
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ngd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ngr
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.pad
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.par
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.pcf
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ptwx
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.twr
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.twx
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ucf
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.unroutes
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ut
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.v
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.vhd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.xpi
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_fpga_editor.out
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_guide.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.map
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.mrp
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.ngm
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_ngdbuild.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_pad.csv
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_pad.txt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_par.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_prev_built.ngd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_summary.html
LVDS_Serdes_
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.bld
LVDS_Serdes_list_FPGA1/bit_align_machine.drc
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.ncd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.ngd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.pad
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.par
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.pcf
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.ptwx
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.twr
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.twx
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.unroutes
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.ut
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.v
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.vhd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.vhd.bak
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE.xpi
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_guide.ncd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.map
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.mrp
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.ncd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.ngm
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_map.xrpt
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_ngdbuild.xrpt
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_pad.csv
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_pad.txt
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_par.xrpt
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_prev_built.ngd
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_summary.html
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_summary.xml
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_usage.xml
LVDS_Serdes_list_FPGA1/BIT_ALIGN_MACHINE_xst.xrpt
LVDS_Serdes_list_FPGA1/bypass_bram.v
LVDS_Serdes_list_FPGA1/count_to_128.vhd
LVDS_Serdes_list_FPGA1/count_to_16x.vhd
LVDS_Serdes_list_FPGA1/COUNT_TO_64.vhd
LVDS_Serdes_list_FPGA1/CS.cdc
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.bld
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ngc
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ngd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ngr
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.pad
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.par
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.pcf
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.ptwx
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.twr
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.twx
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.udo
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.unroutes
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.v3
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.vhd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.vhd.bak
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX.xpi
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX2.vhd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_fpga_editor.out
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_guide.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.map
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.mrp
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.ngm
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_map.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_ngdbuild.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_pad.csv
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_pad.txt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_par.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_prev_built.ngd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_summary.html
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_summary.xml
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_usage.xml
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_wave.fdo
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_RX_xst.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.bld
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ngc
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ngd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ngr
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.pad
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.par
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.pcf
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ptwx
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.twr
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.twx
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ucf
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.unroutes
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.ut
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.v
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.vhd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX.xpi
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_fpga_editor.out
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_guide.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.map
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.mrp
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.ncd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.ngm
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_map.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_ngdbuild.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_pad.csv
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_pad.txt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_par.xrpt
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_prev_built.ngd
LVDS_Serdes_list_FPGA1/DDR_6TO1_16CHAN_RT_TX_summary.html
LVDS_Serdes_
本网站为编程资源及源代码搜集、介绍的搜索网站,版权归原作者所有! 粤ICP备11031372号
1999-2046 搜珍网 All Rights Reserved.