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MyClockTest
- 这是我电子线路测试的作业,在FPGA板上实现数字钟,(Max2环境)采用VHDL语言编写,非常适合初学者。具备24小时计时,校时,低高音整点报时,定时和多重功能选择的功能。-This is my test of electronic circuits operating at the FPGA board digital clock (Max2 Environment) using VHDL language, very suitable for beginners. 24-hour time,
clock
- 用VHDL语言编写的一个闹钟程序,可以整点报时,设置时间,设置闹钟。
clock_VHDL
- VHDL设计的数字时钟,有闹钟、整点报时等功能
SIJTQ6tQ
- 利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒/分/时的依次显示并正确计数; 2. 秒/分/时各段个位满10正确进位
C2
- 功能更加完善的基于vhdl的数字时钟设计 有秒表,时钟,时期,闹钟的功能和整点报时,时间调整,日期调整,闹钟的设定 、、、、、、、 秒表有开始,暂停,清零等功能,且只有在暂停的情况下才能清零。
VHDLdesign
- EDA课程设计,包含源码和文档说明,实现秒表计数和闹钟功能,使用VHDL语言编写 已完成功能 1. 完成时/分/秒的依次显示并正确计数,利用六位数码管显示; 2. 时/分/秒各段个位满10正确进位,秒/分能做到满60向前进位,有系统时间清零功能; 3. 定时器:实现整点报时,通过扬声器发出高低报时声音; 4. 时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整; 5. 闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃。有静音模式
clock
- 数字钟的VHDL源程序,可实现整点报时、闹钟的功能,还有常有星期的显示,已调试过
clock
- 数字钟的程序,功能说明如下所示: 1.完成秒/分/时的依次显示并正确计数; 2.秒/分/时各段个位满10正确进位,秒/分能做到满60向前进位; 3.定时闹钟:实现整点报时,通过语音设备来实现具体的报时; 4.时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整 5.可以选择使用12进制计时或者24进制计时。 使用QuartusII6.0编译仿真通过,语言使用的是VHDL,可以方便的移植到其他的平台上面。
UP3_CLOCK
- 在UP3开发板上已经验证过的VHDL代码。 精确到十分之一秒,具有闹钟,整点报时, 时间可重新设置等功能,在LCD1602上显示。 绝对推荐,比网上其他类似代码功能要全而且经过验证。
shuzizhong
- 数字钟代码,用VHDL语言设计一个数字钟系统,该系统具有显示时、分、秒的功能,具有较时功能,具有整点报时功能。
UP3_RTC_CLOCK
- 在UP3开发板上已经验证过的VHDL代码。精确到十分之一秒,具有闹钟,整点报时,时间可重新设置等功能,在LCD1602上显示。绝对推荐,比网上其他类似代码功能要全而且经过验证。最关键的是该代码是直接通过I2C总线来获取UP3开发板上的实时时钟芯片的时间的,当然也可以通过I2C对时钟芯片进行设置.
clock
- 以前学习VHDL语言时做的一个电子闹钟程序,可以实现时,分,秒的计时以及定时,校时,闹钟,整点报时的功能。
shizihong
- 用VHDL语言编写数字钟的程序,实现数字钟的几个功能,如计时、校时、闹钟和整点报时-Digital clock using VHDL language programs, digital clock several functions, such as timing, timing, alarm and hourly chime
EDACLOCK
- 用VHDL语言编写数字钟的程序,实现数字钟的完整功能,如计时、校时、闹钟和整点报时-Digital clock using VHDL language programs, digital clock several functions, such as timing, timing, alarm and hourly chime
FPGA-digital-clock-design
- 运用顶层设计思路设计好各个底层文件(VHDL代码),对各个底层文件进行功能仿真;采用原理图或者文本方法来实现顶层文件的设计,对顶层文件进行功能真仿真。在顶层文件功能仿真正确之后,把顶层文件下载到实验箱的FPGA里边去,验证电路功能是否正确。具体时间用6位数码管来显示,具有整点报时功能. -Designed various underlying file using top level design (VHDL code), on functional simulation of variou
haoleba
- VHDL言语实现的24制时钟,可整点报时,还有闹钟等功能.-VHDL language to achieve the 24 system clock can be the whole point of time, there is an alarm clock functions.
VHDL-Multi-fuction-Clock
- 设计一个多功能数字钟,要求显示格式为小时-分钟-秒钟,整点报时,报时时间为10 秒,即从整点前10 秒钟开始进行报时提示,喇叭开始发声,直到过整点时,在整点前5 秒LED 开始闪烁,过整点后,停止闪烁。系统时钟选择时钟模块的10KHz,要得到1Hz 时钟信号,必须对系统时钟进行10,000次分频。调整时间的的按键用按键模块的S1 和S2,S1 调节小时,每按下一次,小时增加一个小时,S2 调整分钟,每按下一次,分钟增加一分钟。另外用S8 按键作为系统时钟复位,复位后全部显示00-00-00。-T
数字钟(8)
- 数字钟(总)整点报时,8位数码管显示。VHDL语言设计。。。。(Digital clock (total) the whole point timekeeping, 8 digital display. VHDL language design....)
szz
- 数字钟,24小时时制,每隔一分钟报时,每次两秒钟(A digital clock, ring lasts for two seconds per minute)
数字钟设计
- 1.蜂鸣器整点报时 2.clr清零端,按下全部归零 3.使能端,按下使能端,数字钟停止,放开使能端,数字钟恢复(A digital clock, with a buzzer, a reset button, and an end.)