本实验利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数。 SW0 为复位开关。当开关拨至高点平时，计数器归0，当开关拨至低电平时，计数器开始计数。 该电路包括分频电路，计数器电路，二进制转BCD 码电路和数码管显示电路。-This experiment uses VHDL hardware descr iption language to design a 0 ~