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S3C44B0X-test
- s3c44b0 的开发板测试的所有源代码及程序!!!汇编代码主要完成系统初始化,包括: 禁止看门狗; 禁止所有中断; 初始化存储器(包括SDRAM); 设定锁相环倍频; 使能所有单元模块时钟; 初始化堆栈; 设置中断等等 C语言代码主要是应用代码,包括: 设置使用指令缓存; 修改系统主时钟为32MHz; IO端口功能、方向设定; 初始化中断; 初始化DMF50081液晶模块; 蜂鸣器测试; 液晶显示测试; LED输出测试;
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源,再者,这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频:偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数
164-byte
- 单片机驱动74LS164/74HC164的一个示例 74HC164是串入并出的数据移位模块,在其时钟端(CK)每送入一个时钟 脉冲,则其当前的数据线(DT)状态即被移位至输出端输出,164的数据 在时钟上升沿被锁存,输出由A向H依次移位
yibuqinglin
- 含异步清0和同步时钟使能的4位加法计数器 含计数使能,异步复位和计数值并行预置功能4位加法计数器,由实验图1所示,图中间是4位锁存器 rst是异步清信号,高电平有效 clk是锁存信号 D[3..0]是4位数据输入端.当ENA为 1 时,多路选择器将加1器的输出值加载于锁存器的数据端 当ENA为 0 时将\"0000\"加载于锁存器.
DEMO1_KEY_LED
- KX_DVP3F型FPGA应用板/开发板(全套)包括: CycloneII系列FPGA EP2C8Q208C8 40万们,含20M-270MHz锁相环2个。 RS232串行接口;VGA视频口 高速SRAM 512KB。可用于语音处理,NiosII运行等。 配置Flash EPCS2, 10万次烧写周期 。 isp单片机T89S8253:MCS51兼容单片机,12
C源代码实例
- 包含220个C语言的各种源程序:001 第一个C程序 002 运行多个源文件 003 求整数之积 004 比较实数大小 005 字符的输出 006 显示变量所占字节数 007 自增/自减运算 008 数列求和 009 乘法口诀表 010 猜数字游戏 011 模拟ATM(自动柜员机)界面 012 用一维数组统计学生成绩 013 用二维数组实现矩阵转置 014 求解二维数组的最大/最小元素 015 利用数组求前n个
WL40987330 C语言算法集
- 目录 第一部分 基础篇 001 第一个C程序 002 运行多个源文件 003 求整数之积 004 比较实数大小 005 字符的输出 006 显示变量所占字节数 007 自增/自减运算 008 数列求和 009 乘法口诀表 010&
msp430锁存器数码管时钟
- msp430F1611
test_arm926.rar
- ucos 在 arm9 芯片上的移植,内容包括: 1)初始启动的系统控制; 2)中断的拷贝; 3)锁相环的设置; 4) 堆栈的初始化; 5)ucos的移植 5i)任务切换的汇编代码; 5ii)时钟节拍的汇编代码; ,uCOS ARM9 chip in the transplant, including: 1) the initial startup of system control 2) copies of interruption 3) PLL settings 4)
VHDL-ROM4.基于ROM的正弦波发生器的设计
- 基于ROM的正弦波发生器的设计:1.正弦发生器由波形数据存储模块(ROM),波形发生器控制模块及锁存模块组成 2.波形数据存储模块(ROM)定制数据宽度为8,地址宽度为6,可存储 64点正弦波形数据,用MATLAB求出波形数据。 3.将50MHz作为输入时钟。 ,ROM-based design of the sine wave generator: 1. Sinusoidal waveform generator by the data storage module (ROM), wav
PLL.该程序是基于c8051f120单片机开发
- 该程序是基于c8051f120单片机开发的、关于使用其内部锁相环为系统时钟。比较适合于初学者,The program is based on c8051f120 MCU developed on the use of its internal PLL for system clock. More suitable for beginners
DISP.rar
- STC单片机数码管测试程序,P4.0控制595时钟,P4.3控制595锁存,高有效, P4.1为LED 数据输入口,STC Single-chip digital tube test procedure, P4.0 control 595 clock, P4.3 control latch 595, high-effective, P4.1 input data for the LED
phase_test
- 基于verilog的鉴相器设计,鉴相器是锁相环的一部分,功能是检测两个时钟是否同步-The phase detector based on verilog design, PLL phase detector is part of function is to test whether the two clock synchronization
dpll
- dpll的verilog代码,完成数字锁相。用于时钟对准,位同步。-dpll the verilog code to complete the digital phase-locked. Alignment for the clock, bit synchronization.
12864-LCD-C
- 程序名称: 时间 温度控制系统(128*64LCD+ds1302+ds18b20) 主要功能: 温度计 时钟 闹铃 密码锁 篮球器 计算器 温度控制 键盘锁 系统设置等。 主要说明: 程序全部定义在一个C文件中。 作者: LiJH 时间: 2008.6.20 版本: LiJH-V1.0-Program Name: time temperature control system (128* 64LCD+ ds1302+ ds1
hdlc_decode
- 基于Verilog的HDLC解码器。其中时钟的提取采用数字锁相环-The HDLC decoder based on Verilog. Which are extracted using digital phase-locked loop clock
CyclonePLL
- Cyclone™ FPGA具有锁相环(PLL)和全局时钟网络,提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出,进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件,就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟,使内部工作的时钟频率比外部时钟更高,时钟延迟和时钟偏移最小,减小或调整时钟
TMSX28xx
- X28xx功能单元使用.doc 例1、初始化锁相环及外设时钟函数 例2、.cmd格式文件举例 例3、定时器中断应用举例 例4、利用事件管理器输出多种频率的正弦信号输出例程 例5、SPI和DAC TLV 5617接口例程 例6、CAN总线消息发送例程 例7、使用FIFO缓冲发送数据 例8、使用FIFO缓冲接收数据 例9、ADC应用举例 -Functional unit X28xx use. Doc Cases 1, phase-locked
89C58_DS1302_24C128
- 一体化锁主程序,包括时钟芯片DS1302程序-integrative_lock
suoxianghuan
- 在数据采集系统中,锁相环是一种非常有用的同步技术,因为通过锁相环,可以使得不同的数据采集板卡共享同一个采样时钟。-In the data acquisition system, the phase-locked loop is a very useful synchronization technology, because the adoption of phase-locked loop, you can make the different data acquisition boards