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weitb
- 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication, usually from receiving direc
lesson3-2
- 用一根导线连接在P3.2和GND之间，使P3.2为低电平。那么进入中断 既是第一个二极管闪一下 ，进而 程序继续进行 它与电平触发不一样。 总结： 若采用电平触发方式，外部中断申请触发器的状态随着CPU在每个机器周期采样到的外部 中断输入线的电平变化而变化，这能提高CPU对外部中断中断请求的响应速度。当 外部中断源设定为电平触发方式时，在中断服务程序返回之前，外部中断请求 输入必须是无效的（既变为高电平）否则CPU返回主程序之后会再次响应中断。（也即是主程序不在执行）
ROM-based-sine-wave-generator-design
- 设计基于ROM的正弦波发生器，对其编译，仿真。 具体要求： 1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成 2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。 3.将50MHz作为输入时钟。-ROM-based sine wave generator design, its compilation, simulation. Specific requireme
gundong
- 7x30点阵时钟，51实现的电子钟，点阵显示，使用锁存器，时钟芯片，初学者参考。-7x30 piont led display clock by 51 muc
PLL
- 基于EP2C8的锁相环倍频文件 原来时钟为25Mhz 倍频为100Mhz-File the original clock of the EP2C8 the phase locked loop frequency multiplier 25Mhz for 100Mhz
sy5
- 移位寄存器 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0) --来自0809转换好的8位数据 CLK : IN STD_LOGIC --状态机工作时钟 EOC : IN STD_LOGIC --转换状态指示，低电平表示正在转换 ALE : OUT STD_LOGIC --8个模拟信号通道地址锁存信号 START
eda
- EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时
adc0804
- adc0804ADC0804: ADC0804是8位全MOS中速A/D 转换器、它是逐次逼近式A/D 转换器，片内有三态数据输出锁存器，可以和单片机直接接口。单通道输入,转换时间大约为100us。ADC0804 转换时序是：当CS＝0 许可进行A/D 转换。WR由低到高时，A/D开始转换，一次转换一共需要66－73 个时钟周期。CS与WR同时有效时启动A/D转换，转换结束产生INTR 信号（低电平有效），可供查询或者中断信号。在CS和RD 的控制下可以读取数据结果。本实验没有使用INTR信-ad
temperature-measurement-and-display
- //功能：温度传感器18B20序列码检测及温度1602显示 //说明：直接调用1602的头文件形式，PA口控制数据 PB456控制RS RW EN,18B20控制口为DQ对应了PB3 //注意：18B20时，配置了锁相环配置时钟频率为10MHz-//Function: 18B20 sequence code detection and temperature of the temperature sensor 1602 Show// Descr iption: Direct calls
inipll
- 在锁相环时钟频率切换过程中，只有当锁相环稳定后CPU才会切换到新的PLL设置。因此在设置完PLLCR后需要等待PLL稳定。PLL的切换时间大约等于131072个输入时钟周期。 -The PLL clock frequency switching process only when the phase-locked loop stable CPU will switch to the new PLL settings. After setting PLLCR need to wait for t
Programmoing
- 51单片机及其C语言程序开发实例,介绍了51单片机常用的模块电路设计与实现，主要模块有键盘、LCD显示、A/D转换、D/A转换、I2C总线应用、语音、实时时钟、红外、USB、步进电机、数字锁相环、串口通信、DDS等-51 microcontroller C language program development instance, introduced 51 single-chip module circuit design and implementation of the main mod
VHDL
- 电路主要由七个模块组成：时钟产生模块用于产生1KHz的扫描时钟和1Hz的时钟；二分频模块用于对1Hz的时钟信号二分频；测量/校验选择模块用于功能选择；计数模块用于对输入的cp信号计数；送存选择、报警电路根据选择的量程送存信号并显示单位，在超出所选量程时报警；锁存器锁存要显示的结果；扫描显示模块在1KHz的扫描时钟下，依次扫描三个数码管，并显示结果。-The circuit consists of seven main modules: clock generation module is use
shift
- “双向”指的是加1还是减1操作，可以用语句 if dir=’1’ then … else实现； “异步清零”指的是只要reset为高电平，立即清零，而不需要等待时钟脉冲（计数脉冲）到来； “同步时钟使能”是指当enable有效时还不能立即把内部输出值加载到锁存器的数据端，而是需要等到下一个时钟，在时钟信号的控制下再相应。 -" Two-way" means plus or minus 1 operation, with a statement if dir = &#
PLL-setting
- FPGA中锁相环的具体设置方法，可以使系统时钟稳定-Setting method of fpga pll, it make system clock stable.
PLLExamples
- 锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。-received signal processing, and from which a clock extraction phase information
74HC595_74HC165
- ATmega48/88/168的PB5是SPI时钟输出，接74HC595/74HC165的移位时钟输入端；PB4是SPI的MISO数据输人，接74HC165的数据输出；PB3是SPI的MOSI数据输出，接74HC595的串行数据输入端SER；PB2接74HC595/74HC165的锁存时钟输入端。-PB5 The ATmega48/88/168 SPI clock output connected to the input end of a 74HC595/74HC165 the shift c
PLL-sysclk
- 飞思卡尔32位单片机mpc551x时钟的设置，锁相环的初始化和设置。-Freescale the 32 microcontroller mpc551x clock set, phase-locked loop initialization settings.
low-jitter-Clock-IC
- 每个数码系统之所以正常准确工作的基础是其心脏 – 时钟序列的无误. 而用来产生时钟信号的资源有许多种: 系统主芯片输出时钟信号, 以MCU微处理器来产生时钟, 以成本较低的晶振来产生时钟信号, 但是还是有很多人不知道或不了解我们还有另外一个选择:用一个集成电路PPL(锁相环)时钟芯片.-Each of the digital system is the reason why the normal work accurately based on the its heart- clock sequ
HuaDongJieSuo
- 滑动解锁，模方智能电话锁屏界面，涵盖时钟插件等-failed to translate
74HC595
- 在做一个项目应用时，使用的I/O较多，应用到了74595来做扩展，但是若要挂接多片74595，势必也要多用到I/O口，为了解决这个问题，我将每2片74595做级联，然后再将级联之后的所有时钟线与数据再并联在一起（即所有的74595共用时钟与数据线，故只占用2个I/O口线），最后对每一组的锁存控制线做单独控制（在这里也相当于片选了），这样一来硬件电路得到了很大程度的简化，同时在程序上也可以共用一个74595的驱动子程序，控制不同的锁存控制线，串行数据也就送到了不同74595级联模组端口。故此对硬件