搜索资源列表
A3P030
- FPGA A3P030 CODEAdder.rar Bell.rar Comparator.rar Counter.rar FlashROM.rarUART.rar-FPGA A3P030 CODE Adder.rar Bell.rar Comparator.rar Counter.rar FlashROM.rarUART.rar
ex2
- FPGA数码管显示,带自动计数器，开发板实例教程-The FPGA digital display with automatic counter, the development board tutorial examples
fourbit_counter
- spartran 6 计数器 fpga 能运用到板子上 不知道该怎么写了很简单的-this is a four bit counter
lsd
- 本实验采用fpga控制流水灯，采用ROM存储数据，通过计数器调用数据，产生跑马灯-The experimental fpga control light water ROM to store data, call data generated by a counter Marquee
Digital_clock11
- 基于FPGA芯片设计多功能数字钟，具有任意时刻定时闹钟，有分频器，计数器，等等模块构成-Regular alarm clock based on the FPGA chip design multifunction digital clock, any time, divider, counter modules
dianzhenxin1
- 基于FPGA芯片设计点阵显示，具有汉字显示功能，由计数器，分频器，点阵显示模块等等组成-Based FPGA chip design dot matrix display with Chinese character display function, counter, divider, dot matrix display module, etc.
fPGA_LED
- FPGA开发板做的一个简单LED驱动，使用Verilog语言实现- This is an example of a simple 32 bit up-counter called simple_counter.v It has a single clock input and a 32-bit output port module simple_count(input clock , output end of module counter
bin2chuan
- 在FPGA开发板上座的输出波形的实验，输出波形通过示波器显示出来-// This is an example of a simple 32 bit up-counter called simple_counter.v // It has a single clock input and a 32-bit output port module simple_count(input clock , output reg [31:0] counter_out) always
1602
- 用fpga实现1602计数器显示，因为我还没来得及做校准时间，所以只能称之为时钟计数器，不能成为电子钟。 网上很少用人公开这一类代码，一搜FPGA 1602，都是写一个静态的显示，在实际应用中，是没有用的，因此这个简单的例子，给大家抛砖引玉了！ -Because I have not had time to do the calibration time, it can only be called a clock counter, can not become the elec
sine
- 正弦信号发生器的设计,正弦信号发生器的结构由3 部分组成。数据计数器或地址发生器、数据ROM 和D/A。性能良好的正弦信号发生器的设计要求此3 部分具有高速性能，且数据ROM 在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。下图是此信号发生器结构图，顶层文件SINGT.VHD 在FPGA 中实现，包含2 个部分：ROM 的地址信号发生器，由5 位计数器担任，和正弦数据ROM，拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。
EDA-Cont-LED-201006
- FPGA-CPLD实习计数器7段数码管控制接口设计与LED显示控制，FPGA译码-FPGA-CPLD internship counter 7-segment LED control interface design and LED display control, FPGA decoder
ep1c6_11_freqtest
- 十进制计数器，以及数码管显示模块，属于FPGA基础学习，欢迎大家下载-Decimal counter, as well as the digital display module belonging to the FPGA-based learning are welcome to download
qdq
- 用VHDL语言实现四路抢答器功能，抢答之后不能再抢答，除非主持人按下复位键。可以显示四个选手分数，显示答题倒计时的时间，主持人可以控制加减分，分数通过显示屏显示。使用软件Quartus Ⅱ，可以将程序导入FPGA并能运行。有竞争模块，显示模块，分频模块，加减控制模块，计数器模块，蜂鸣器模块，译码模块，计分器模块，锁定模块等。-VHDL language with four Responder function can not answer after answer, unless the hos
ceping1
- 基于ＦＰＧＡ的一个频率计的设计，希望对有需要的朋友们有所帮助。很是简单的一个东西，希望大家一起改进-FPGA-based design a frequency counter, and I hope there is a need to help friends. It is simply a thing, I hope everyone Improved! ! !
counter4
- FPGA实现计数器，行为描述，包含仿真测试文件。-FPGA Implementation counter
Frequency
- 用VHDL语言实现频率计功能，加载到FPGA可以立即实现-With VHDL frequency counter function can be realized immediately loaded into the FPGA
encodercount
- 运行在labview实时环境下，FPGA中的ABZ相光电码盘计数器，4细分，可重置-Labview run in real-time environments, FPGA ABZ phase of the photoelectric encoder counter, four segments, can be reset
init_count
- 运行在labview实时环境下，RT端得FPGA码盘计数器的初始化程序，包括设定参数以及打开FPGA中的计数通道-Labview run in real-time environment, RT side have FPGA code disk counter initialization procedures, including setting parameters, and open the FPGA counting channel
count
- basys2 模60计数器 并用数码管显示 verilog FPGA-basys2 mold 60 counter digital display
DDS
- 第一，DDS模块是一个比较常用的用数字方式实现模拟信号的方法，以前一直只用了频率控制，这一次还通过深入理解用上了相位控制，从这个角度来讲，可以用FPGA小菜一碟的实现频率和相位可控的多通道SPWM波，然后再去外加上RC滤波电路和运放电路就可以实现可控正弦波。 第二，这里的DDS模块还有产生一个可逆计数器的计数使能时钟和方向控制时钟，需要具体说说的是，如果你输出的正弦值是8位的，那么你的计数器的计数范围是在0---255---0，如果你输出的正弦值是9位的，那么你的计数器的计数范围是在0--