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W29C040.rar
- W29C040(512K FLASH)读写程序2007-09-10 11:16很是激动，去年用AT89S52捣弄了半年也没搞定，这次换成C8051f040，也不知道是天见我可怜还是狗运，终于把数据写进去了。想当时到处找的程序都没用，郁闷非常，这次走运成功，拿出来晒晒太阳（虽然也是该的别人的程序，但是好歹能用）。 /*W29C040(512K FLASH)读写程序*/ #include <c8051f040.h> #include <INTRINS.h>
fmodapi375ce_small
- FMOD supports mp2, mp3 and Ogg vorbis in this release. For mpeg audio you can reduce cpu usage by by using FSOUND_MPEGHALFRATE as a flag in FSOUND_Stream_OpenFile. This does an inverse dct at only half the rate, producing a 22khz output for a
software_uart
- Software uart using a general purpose io and an external interrupt pin of an atmel uc. half duplex operation, adjustable baud rate
jifenlvboqi
- 为了解决软件无线电通信系统中频采样之后的极大数据量在基带处理部分对DSP计算的压力,常采用多速率处理技术.多速率处理过程中需要使用积分梳状滤波器、半带滤波器和高阶FIR滤波器.在分析了积分梳状滤波器的结构和特性的基础上,阐述了多级CIC滤波器一种高效的FPGA实现方法,该方法的正确性和可行性通过Quartus Ⅱ的时序仿真分析得以验证,实际中可以推广应用.-In order to solve software-defined radio communications system after I
lvbofangfa
- 针对全数字软件接收机中抽取滤波器的设计,提出了一种适合在FPGA内实现的单级积分清洗的滤波器结构,这种结构解决了传统积分梳妆滤波器中可能出现的积分器溢出问题,同时还可进行非整数倍的抽取变换.给出了一种无乘法半带滤波器的IIR实现结构,并对该滤波器性能进行了仿真,结果表明在输出过采样率大于4时基本不会影响系统误码性能.-Software for all-digital receiver decimation filter design, presents a suitable FPGA integ
DDCFPGA
- 针对DVB-T标准ETSI EN 300 744 V1.5.1,设计了可用于DVB-T接收整机的多速率DDC模块,并在FPGA中仿真实现.在复用数字振荡混频模块的基础上,根据输入信号的不同带宽(6M/8MHz)选择不同的抽取滤波器组完成抽取因子为3或4的多速率处理任务,利用两级半带滤波器(HBF)级联完成4倍抽取滤波,单级奈奎斯特滤波器完成3倍抽取滤波.-For the DVB-T standard ETSI EN 300 744 V1.5.1, designed for DVB-T recei
half_band_cc
- 半带滤波器是FIR滤波器的特殊情况，在软件无线电的变速率采样中有着广泛的应用，-Half-band FIR filter filters are special circumstances in the software radio has a variable-rate sampling of a wide range of applications,
TLC5510
- TLC5510是美国德州仪器（TI）公司生产的８位半闪速结构模数转换器，它采用CMOS工艺制造，可提供最小２０Msps的采样率。可广泛用于数字ＴＶ、医学图像、视频会议、高速数据转换以及ＱＡＭ解调器等方面。文中介绍了TLC5510的性能指标、引脚功能、内部结构和操作时序，给出了TLC5510的应用线路设计和参考电压的配置方法。-TLC5510 is Texas Instruments (TI) produced eight half-flash ADC structure, which uses
half_Psolve
- 采用半功率法计算阻尼率，避免人工计算带来的误差-Calculated using half-power damping rate, to avoid the error caused by manual calculation
MAN-switch-configuration-experience
- 在城域网交换机日常维护中经常会发现，一些申告有丢包、大延时甚至瞬间 中断的以太网专线接入故障中都是因为交换机端口设置不规范，将速率和双工模 式设成了自动协商，如果光电收发器和用户端口也都设置为这一状态，那么会导 致使用设置为10Mbps/100Mbps 自适应的光收发器和用户端网卡用户，实际接入 速率为全双工100Mbps，这样的话该用户的实际吞吐能力可达到200Mbps；另一 方面，因有些光收发器或用户端设备不具备自协商功能或被设置为10Mbps (100Mbps) 全
xinhaojiance
- 几种 MIMO 最大似然检测算法性能与复杂度比较及改进，介绍了半定松弛、分枝定界和堆栈三种低复杂度最大似然检测算法，并对其性能和复杂度进行了仿真分析，提出了改进的分枝定界和堆栈算法，仿真结果证明分枝定界和堆栈算法性能要优于半定松弛算法，分枝定界算法的复杂度低于堆栈算法且半定松弛算法以多项式复杂度取得了逼近最大似然的性能，同时改进算法加快了算法收敛速度，降低了计算复杂度和对存储空间的要求。 -Several maximum likelihood MIMO detection algorithm
digital_sigma_delta_modulator
- simulink模拟的二阶sigma delta调制器 可以提高传输速率 中间用到了半带滤波器和FIR滤波器CIC滤波器 进行过采样-Simulink simulation of second order sigma delta modulator can improve the transmission rate use among the half took filter and FIR filter CIC filter sample
PCMTITEST2011
- 统一设定带宽、脉宽、采样率、脉冲重复频率，用Matab产生16个脉冲的LFM，每个脉冲有4个目标（低速，静止，高速，低速），第3个目标的距离、速度与学号有关。前3个目标的幅度相同，第四个目标幅度是前三个的一半。且距离与第2个静止目标相同。 依次做如下处理： 1 脉压 2 脉压后，相邻2脉冲做MTI（即相邻2个脉冲对应相减），产生15个脉冲 3 脉压后，16个脉冲到齐后，做MTD，输出16个多普勒通道 4 对MTD结果做CFAR（恒虚警） -Unified set band
16QAm
- 采用MATLAB编程，产生一个16QAM基带信号，并进行实数倍插值计算。要求符号率为1 MSymbol/s，采用均方根升余弦滤波成形，滚降系数=0.5。产生{…1，0，1，1，…}的伪随机序列，经过映射、4倍成形滤波、FIR半带滤波、实数倍内插滤波，最后输出4.315倍时域/频域响应。给出信号序列经过各级滤波的时域、频域结果-Using MATLAB programming, resulting in a 16QAM baseband signal, and the real multiples
ethtool.tar
- ethtool的源码，该工具是用于查询及设置网卡参数的命令ethtool ethx //查询ethx网口基本设置，其中 x 是对应网卡的编号，如eth0、eth1等等 ethtool –h //显示ethtool的命令帮助(help) ethtool –i ethX //查询ethX网口的相关信息 ethtool –d ethX //查询ethX网口注册性信息 ethtool –r ethX //重置ethX网口到自适应模式 ethtool –S ethX //查询ethX
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UART2
- 开发环境Ubuntu10.10 内核源代码版本linux2.6.32.2 交叉编译环境版本V4.4.3 驱动函数说明： 该代码是S3C2440的UART2口驱动。半双工通讯，可在加载代码时修改波特率。 本代码项目实用，可参考。-Development environment Ubuntu10.10 Kernel source code version linux2.6.32.2 Cross-compiler environment version V4.4.3
MSP430-uart
- 430 UART程序实例 包括初始化代码设置，中断方法实现-Descr iption: This program demonstrates a half-duplex 2400-baud UART using Timer_A3 and a 32kHz crystal. The program will wait in LPM3, echoing back a received character using 8N1 protocal. The 32768 cryst
fifo_datapath
- verilog实现，串转并通过fifo再并转串，可以满足输入速率自由输出的一半时，输出仍可持续发送-verilog achieved, and through serial switch and switch again fifo Series, Rate free importation to meet half of the output, the output is still sustainable Send
fifo_datapath
- verilog实现，串转并通过fifo再并转串，可以满足输入速率自由输出的一半时，输出仍可持续发送-verilog achieved, and through serial switch and switch again fifo Series, Rate free importation to meet half of the output, the output is still sustainable Send