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ClockDiv
- 本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能-the procedures to XILINX ISE8.2 for the development platform VHDL used for the development of language, the right to achieve a clock frequency of the signal function
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- 本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。 关键词：半整数，可控分频器，VHDL, FPGA
PULSE
- 由VHDL 语言实现的数控分频 利用的是QUARTUES环境已经得到验证
clk_div
- vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
S4_FENGPING
- 这是一个用VHDL语言写的分频程序,可用得着
div3
- VHDL实现50％占空比。并且是奇数分频。
dividefre
- CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL
any_frequency_VHDL
- 任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
expt53_dvf
- 基于fpga和sopc的用VHDL语言编写的EDA数控分频器
frequent
- 基于vhdl的数控分频器设计的源代码及仿真
div
- VHDL任意整数分频程序，只要讲n换成需要的数字就可以了！
vhdl1
- VHDL经典案例源码 有至少20个经典案例,如:自动售货机,分频器
one
- 用VHDL写成的一个数控分频程序.本例中把64HZ分成1HZ
Microsoft
- 基于VHDL的分频器设计，这是源码希望对大家有用。
DDS_vhdl
- 实现任意小数分频的VHDL源代码,我自己写的,仿真结果是正确的,希望对大家有用!我是打算将400M的时钟分为57.344M
div3
- 用VHDL硬件描述语言实现的良好运行的三分频电路
DIVIDEFREQUCE
- 使用VHDL语言写的一些奇次和偶次分频源程序，在使用CPLD/FPGA的过程中有一定的参考价值
clk_2div
- vhdl语言编写的2分频器代码，简单易懂
asdf
- EDA常用计数函数VHDL程序设计,基于VHDL的交通灯设计实例&分频器
division5
- 5倍分频的vhdl代码，经验证此代码是正确的，并且已经使用。