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当前位置: 首页 资源下载 搜索资源 - VHDL 卷积码

搜索资源列表

  1. conv_code

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  2. 用VHDL实现卷积码编码,该码为(2.1.3)型卷积码。-using VHDL Convolutional coding, the code (2.1.3) - Convolutional Codes.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:855
    • 提供者:武汉
  1. gongcehngsheji_477-2

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  2. 使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真-use of the VHDL simulation software in achieving RSC (recursive convolution system) code encoding and decoding hardware simulation
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:6276
    • 提供者:李超
  1. Convolution

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:104512
    • 提供者:龚阳
  1. juanjicoder

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  2. 卷积码是一种性能优良的差错控制编码。本文在阐述卷积码编解码器基本工作原理的基础上, 提出了在MAX+ P lusÊ 开发平台上基于VHDL 语言设计(2, 1, 6) 卷积码编解码器的方法。仿真实验结果表明了该编解码器的正确性和合 理性。-juanjicoder
  3. 所属分类:Windows Develop

    • 发布日期:2017-04-04
    • 文件大小:175799
    • 提供者:徐军
  1. convolution

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  2. convolution卷积码生成器程序设计及仿真源代码-convolution convolutional code generator source code of program design and simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:152318
    • 提供者:ant
  1. abc

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  2. 卷积码编码器的实现,用的是vhdl语言。这是毕设时做的,已经调通。-Convolutional code encoder implementation, using vhdl language. This is done when the complete set has been transferred through.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:4016
    • 提供者:decoder
  1. INTERLEAVER

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  2. 1/3,k=9的卷积码VHDL实现,在xilinx ise上仿真成功。-1/3, k = 9 convolutional code VHDL implementation of the simulation in the xilinx ise success.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1117
    • 提供者:杨胜丰
  1. 15Turbo

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  2. urbo码是1993年法国人Berrou提出的一种新型编码方法。它巧妙的将卷积码和随机交织器结合在一起;同时,采用软输出迭代译码来逼近最大似然译码-urbo code is 1993 French Berrou proposed a new encoding method. It is clever to convolutional codes and random interleaver together the same time, the use of soft-output itera
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:62861
    • 提供者:wangzhi
  1. JJ213_program

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  2. 卷积码(213)的编译码,VHDL语言编写的整个工程文件,带有仿真结果图。-Convolution code (213) codec, VHDL language of the whole project file with the simulation results shown in Fig.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:301199
    • 提供者:jz
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