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95637012Multiplier
- 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。- This file contains all the entity-architectures for a complete-- k-bit x k-bit Booth multiplier.-- the design makes use of
source-code
- 关于算法的vhdl程序，没有错误，可以使用-Vhdl program for the algorithm, there are no errors, you can use
CORDIC
- 基于VHDL语言的CORDIC算法，长度为32位-CORDIC algorithm based on the VHDL language, length 32-bit
FPGA-BASIC-DES
- 采用vhdl实现DES算法，有详细的设计理论。为电子科技大学研究生论文。-VHDL realize the use of DES algorithm, a detailed design theory. For the University of Electronic Science and Technology Graduate thesis.
booth
- BOOTH算法VHDL语言代码 基于FPGA quartus-BOOTH VHDL!
VGAtry
- VGA显示的vhdl代码，依据VGA的复杂时序写成逐行扫描的代码，高效的算法- 英语 日语 VGA display VHDL code, written in accordance with the complex timing of the VGA progressive scan code, and efficient algorithms
DCT8_final
- 二维dct算法的fpga实现及验证，采用VHDL语言编写。-2D-dctThe FPGA realizing algorithm
DCT
- 二维dct算法的 fpga实现及验证，采用VHDL语言编写。-2D-dctThe FPGA realizing algorithm
2dDCT
- 二维dct算法的fpga实现及验证,采用VHDL语言编写。-2D-dct The FPGA realizing algorithm
frequency-meter-of-same-precision
- 本系统采用了以Altera芯片EPF10K10LC84-4和单片机仿真器伟福H51/S POD-H8X5X 为核心，同时辅有8位七段数码管和7219数码管驱动芯片。设计使用max+plus2，keil3和伟福开发环境，其中FPGA计数功能，FPGA与单片机的接口通信，单片机计算数据并驱动显示模块等功能。 系统实现了4hz~12Mhz频率的测量，并利用科学计数法显示。测量相对误差在0.005 以内，每个频段均显示6位有效数字。 本系统的特点在于高精度，显示界面科学友好。硬件部分VHD
EMP7128S
- EMP71285 CPLD实现三通道24位计数器，程序为.VHDL语言实现，同时程序中含有低通滤波算法。-EMP71285 CPLD implementation of three-channel 24-bit counter, the program for the VHDL language, the program contains a low-pass filtering algorithm.
lmsFPGA
- 利用VHDL编程实现自适应滤波算法的程序，实现LMS算法-VHDL programming procedures for adaptive filtering algorithms, the LMS algorithm
vhdl_lms
- vhdl 语言实现的lms算法的自适应滤波器 两种实现方式 包括改进-VHDL language lms algorithm adaptive filter implemented in two ways including improved
myfft64_final
- 通过调用quartus ii中的宏模块，优化源代码。这样，我们就能节能自己优化代码的时间。源代码中的FFT是基—2算法。-By calling the quartus ii macro module, optimize the source code.so,we can save the time to optimize the source code by yourself.This code is base-2 of FFT algorithm,a simple algorithm to r
DDDCCT_IDCTi
- 离散余弦变换及反离散余弦变换的HDL代码及测试文件。包含VHDL及及Verilog版本。可用途JPEG及MEPG压缩算法 已通过测试。 -The discrete cosine transform and inverse discrete cosine transform HDL code and test files. Contains VHDL and Verilog versions. Can use JPEG and MEPG compression of algorithm has
3des_vhdl
- 3DES算法VHDL实现，适用于XILINX FPGA-3DES algorithm VHDL Implementation，fit to XILINX FPGA
RBBaasicRSAS
- RSA加密算法的VHDL实实现，通过实际FPGA验证。 -The VHDL implementation of the RSA encryption algorithm to achieve, to verify the actual FPGA.
muti
- 基于VHDL的乘法器算法建模，主要用于数据移位-Multiplier algorithm based on VHDL modeling, used mainly for data shift
Radar-on-FPGA
- 主要论述了基于FPGA的末制导雷达伺服系统设计。结合末制导雷达讨论其电机控制、二阶伺服系统性能和PID校正算法,利用VHDL语言设计,实现基于FPGA的方位步进电机开环定位控制和俯仰直流电机闭环速度控制的伺服系统。结合实际应用中遇到的问题,提出了基于"反馈控制"理论的有效的补偿算法,该算法提高了伺服系统的稳定性、快速性和精度。-Mainly discusses the design of terminal guidance radar servo system based on Field Pr
DESdpj
- 简明的DES密码算法的VHDL代码，实现了基本的加脱密-Condensed DES cryptographic algorithm VHDL code, basic plus decryption