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TLC549
- TLC548和TLC549是以8位开关电容逐次逼近A/D转换器为基础而构造的CMOS A/D转换器。它们设 计成能通过3态数据输出和模拟输入与微处理器或外围设备串行接口。TLC548和TLC549仅用输入/输出时 钟(I/O CLOCK) 和芯片选择(CS) 输入作数据控制。TLC548的最高I/O CLOCK输入频率为2.048MHz, 而TLC549的I/O CLOCK输入频率最高可达1.1MHz。 有关与大多数通用微处理器接口的详细资料已由工厂 准备好,可供使用。-TLC5
clock
- 软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 多功能数字钟-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Multi-function digital clock
clock
- 数字钟是采用数字电路实现“时”、“分”、“秒”数字显示的计时装置。由于数字集成电路的发展和石英晶体震荡器的使用,使得数字钟的精度、稳定度远远超过了机械钟表,已成为人们日常生活中必不可少的必需品。-Digital Clock is a digital circuit implementation, " when" , " sub" , " second" The figures show that the timing device. Digita
shizhong
- 数字钟的VHDL源程序,可以实现校时,校分等功能,并在试验箱上运行成功-The VHDL source code digital clock, you can achieve at school, school grade features, and success in the chamber is running on
EDAtest
- 关于数字钟的实现,用VHDL实现时,分,秒,的显示,并能报时-Digital clock on the realization of VHDL to achieve with hour, minute, seconds display, and time
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写,其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路,在J钟信号到来时状态产生变化, CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态,具有数据装入、数据保持、循环右移、带进位循环右移,循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入,通过键5 产生高低电平M 控制工作模式, M=l 时带进位循环移位,由键8 控制CO 为允许带进位移位输入,由键7 控制:S 控制移位模式0-3 ,由键6 控制
EDA
- 以前学EDA的时候做过的四个小程序,分别是24/12小时制数字钟、数字频率计、乐曲播放电路、多人智力竞赛抢答器-EDA previously done when the four small procedures are 24/12 hour digital clock, digital frequency meter, circuit music players and many more devices quiz Answer
clock
- 用VHDL实现的完整数字钟代码,时分秒计时、校时、整点仿电台报时。-Used to achieve a complete VHDL code digital clock, accurate time at school, the whole point of imitation time radio.
shuzizhong
- 基于vhdl的数字钟完整工程文件,已在实验箱上实现-vhdl clock
elec_lock
- 电子钟源文件,显示时分秒星期,按相应按键,可以对时分星期加1调整时间-钟源electronic documents to show the weeks when the minutes and seconds, press the corresponding button, you can adjust the hours of time plus 1 week
deCPLDVHDLshijong
- 基于CPLD的VHDL语言数字钟(含秒表)设计 利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。 -CPLD based on the VHDL language di
digital_clock_design
- 利用VHDL语言,逻辑器件设计CPLD,实现数字钟-Using VHDL language, design of logic devices CPLD, digital clock
SHUZIZHONGVHDL
- 多功能数字钟的VHDL编程实现,有与其他数字钟不同的秒表,闹钟等更多功能-Multi-function digital clock of VHDL programming, digital clock with other different stopwatch, alarm clock function, such as more
VHDLbasicExampleDEVELOPEMENTsoursE
- 这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用,介绍如下: Chapter3:schematic和vhdl文件夹,分别是数字钟设计的原理图文件和VHDL程序; Chapter4:multiplier文件夹,串并乘法器设计程序(提示:先编译程序包); Chapter5:sci文件夹,串行通信接口设计程序; Chapter6:watchdog文件夹,看门狗设计程序; Chapter7:taxi文件夹,出租车计价器设计程序; Chapte
shuzizhong
- 这时用VHDL语言编写的多功能数字钟,具有正常的计时功能,还能进行校时、校分,并且具有整点报时功能-Then with the VHDL language multi-functional digital clock, with the normal timing functions, but also to the school, the school hours, and have the whole point timekeeping function of
VHDL_for_clock
- 基于VHDL语言的数字钟设计,附有完整的程序代码,并有仿真结果。-VHDL-based digital clock design, with a complete code, and have the simulation results.
DZZ1
- 多功能数字钟 能进行正常的时、分、秒计时功能, 分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。 2. 能利用实验系统上的按键实现“校时”“校分”功能: 3. 能利用扬声器做整点报时-VHDL
e7v4
- 数字钟:显示,设置时间,设置闹铃(报时),秒表。 平台:quartusII 5.1。 说明:此版本中已将系统时钟调快,自己稍微改动一下即可,小小的考验,做出来会更有成就感!-digital clock:display time, set time, set alarm(use speaker to alarm), stopwatch. platform: quartusII 5.1 comment: there s a place to change if you want th
SZZ
- 这是一个数字钟的VHDL语言,具有调时、调秒、调分功能,同时,还具有十二小时制向二十四小时制切换功能-This is a digital clock in VHDL language, with a tune, the tone seconds and sub-transfer function, while the system also has 12 hours to 24 hours the system switching function
vhd_design
- 我学习VHDL的课程设计,是多功能数字钟,有闹钟,秒表等功能,多指教-I learned VHDL course design is multi-functional digital clock, there is an alarm clock, stopwatch functions, multi-Zhi Jiao