搜索资源列表
firewire.tar
- VHDL firewire code with tested files using modelsim
cpu
- 16位的5级流水线cpu 采用vhdl代码 modelsim编译仿真-5-stage pipeline 16-bit cpu compiled simulation using modelsim vhdl code
inputoutput
- this code is simulation for input and output into VHDL, you can run at ModelSim and see the signal Wave
ourdev_574256
- 自动售货机在modelsim下的仿真与实现，用vhdl编写-Vending machines under the modelsim simulation and implementation using vhdl write
mult
- 4比特乘法器的vhdl实现，含modelsim测试文件-4-bit multiplier vhdl implementation, including the test file modelsim
mult
- 4级流水乘法器，本文利用FPGA完成了基于半加器、全加器、进位保留加法器的4比特流水乘法器的设计，编写VHDL程序完成了乘法器的功能设计，并通过Modelsim进行了仿真验证。-Four water multipliers, this paper complete FPGA-based half adder, full adder, carry-save adder 4 bit pipeline multiplier design, write VHDL program to complete
Sim_counter
- VHDL 在modelsim上进行前仿真，综合仿真以及时序仿真需要文件（以一个简单计数器为例）-On the front in modelsim VHDL simulation, synthesis and timing simulation requires a simulation file (a simple counter example)
modelsimPdebusssyPnlint
- 利用debbusy nlint 做代码追踪 代码纠错，verilog ，vhdl ， modelsim vcd 文件， debbusy 查看 vcd文件。-modelsim simulation and save the vcd file。 debbusy use vcd data ，see the waveform。
Example-b8-1
- 利用硬件可编程语言现学习使用ModelSim对Altera设计进行功能仿真的简单操作步骤-use VHDL language
Example-b8-2
- 学习使用ModelSim对Altera设计进行时序仿真的简单操作步骤。-use vhdl
test_cpu
- 自己编的小型CPU，可执行简单的代码，作为对开发CPU的尝试。里面包含ROM和CPU。CPU通过状态机执行指令。在Modelsim中仿真通过。-Small VHDL CPU,as a example for developing CPU. It is simulated by Modelsim.
sinx
- 完整的正弦波频率产生，详细的源程序以及完整仿真，对学习vhdl及eda很有帮助，在modelsim中仿真-Complete sine wave frequency generator
traffic_Light
- 模拟十字路口交通灯的VHDL程序，附有用与配合ModelSim的仿真程序。 内容：交通灯设计 （1）A，B方向各有红，黄，绿灯，初始态全为红灯，之后东西方向通车，绿灯灭后，黄灯闪烁，各路口通车时间为30秒，由两个七段数码管计数，当显示时间小于3秒的时候通车方向黄灯闪烁 （2）系统时钟1KHz，黄灯闪烁时钟要求为2Hz，七段码管的时间显示为1Hz脉冲，即1秒递减一次，在显示时间小于3秒时，通车方向的黄灯以2Hz的频率闪烁，系统中加入外部复位信号。 （3）用ModelSim做仿真
FIFO_TD
- FIFO的VHDL测试程序,在Modelsim下完全可以运行-The test_bench of fifo
shft_reg
- 移位寄存器的VHDL语言实现，quartus 和 modelsim 仿真-Shift register VHDL language quartus and modelsim simulation
clock
- 数字计时器的vhdl实现，quartus 和 modelsim 仿真-Digital timer vhdl achieve quartus and modelsim simulation
Assignment-3
- Assignment 3 Construct VHDL models for 74-139 dual 2-to-4-line decoders using three descr iption styles, i.e., behavioral, dataflow and structural descr iptions. (1) Synthesize and (2) simulate these models respectively in the environment of Xilinx I
assigment3
- Construct VHDL models for 74-139 dual 2-to-4-line decoders using three descr iption styles, i.e., behavioral, dataflow and structural descr iptions. Synthesize and simulate these models respectively in the environment of Xilinx ISE with the Mod
comprator_str_miley
- vhdl comprator and miley version that can simulate ans synthesis in all aoftwares like modelsim and quartus and ise
SPI_Master_module
- 利用VHDL语言编写的SPI主机模块，采用内部自环回已经经过测试，发送接收数据正常，里面有modelsim工程，可以验证下仿真波形-SPI host module using VHDL language, has passed internal self-loopback test, sending and receiving data normally modelsim project, which can be verified under simulation waveforms