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OpenBTS-USRP1
- 用于OpenBTS USRP1 Cyclone FPGA比特流的Altera Quartus项目-Altera Quartus Project for OpenBTS USRP1 Cyclone FPGA bitstream
ug_cordic
- cordic算法文档,适用于altera的FPGA-cordic docment
RapidIO_avalonst
- RapidIO：使用Avalon-ST直通接口的实现方法，可以在fpga上实现-rapidio altera
h265enc_v1.0
- 用vhdl语言编写的h.265编码器，可用于xilinx或altera的fpga(h.265 encoder written by vhdl. It can be download to xilinx or altera's fpga)
UART-HPY
- 利用FPGA实现了UART编解码功能，已在Xilinx及Altera多种型号FPGA例化使用。附有寄存器使用说明。(a useful UART decoder and encoder.)
I2Csalve.v
- Modified I2C salve design 1. Asynchronous design: ASIC or FPGA design option 2. 8 bits CSR RW interface: 0~15, address and control 3. PAD not included 4. Altera CPLD verified
DDS
- 描述了verilog实现的DDS信号发生器，可以经过FPGA验证，包括了代码实现以及书写。代码可以经过altera的EDA工具进行了验证，可以实现信号发生器的基本功能。希望大家珍惜，并好好学习。(Describes the Verilog implementation of the DDS signal generator, which can be verified by FPGA, including code implementation and writing. Code can be
clock
- 自己开发的电子时钟小程序，通过数码管显示时间，key1和key2控制校时校分，key3切换时钟模式和闹钟模式，切换到闹钟模式再按key1和key2即可设定闹钟时间。key4控制开启/关闭闹钟。有整点报时功能。(Self developed electronic clock applet, through the digital tube display time, key1 and key2 control time correction, Key3 switch clock mode and
C402 V12硬件原理图及pcb源文件（altium10)
- ALTERA CYCLONEIV FPGA
Deca_linux_package
- Deca_linux_package 开发包文件，应用FPGA开发 nios 的Linux应用(Deca_linux_package dvelopment document for FPGA altera nios use linux)
基于vhdl的出租车计价器
- 利用VHDL语言设计了一种出租车计费器,能够实现计费及显示的功能.采用动态扫描技术分别显示汽车载客时行驶里程、中途停车等待时间及总费用.在Altera公司的QuartusⅡ9.0开发环境下进行了源程序的编译、仿真,下载到FPGA芯片EP 1K30TC 144-3进行了硬件测试,具有一定的实用价值.
NIOS-II常用函数详解
- Nios II系列软核处理器是Altera的第二代FPGA嵌入式处理器，其性能超过200DMIPS，。Altera的Stratix 、Stratix GX、 Stratix II和 Cyclone系列FPGA全面支持Nios II处理器，以后推出的FPGA器件也将支持Nios II。(The Nios II family of soft core processors is the second generation of Altera's FPGA embedded processor tha
text seven
- VGA彩条信号显示器设计 设计并调试好一个VGA彩条信号发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera CycloneII系列的 EP2C5T144C8 FPGA。(A VGA color bar signal generator is designed and debugged, and an EDA experimental development system is used (the model of the experimental chip to be use
计算机组成原理课程设计
- 课程设计题目： 设计实现一个指令字长8位的简单CPU，该机有4条指令，寻址方式至少2种，至少2条双操作数指令 课程设计环境： Quartus II、ModelSim-Altera、FPGA开发板 课程设计内容： 设计实现一个指令字长8位的简单CPU，该机有4条指令，寻址方式至少2种，至少2条双操作数指令。所设计的系统能调试通过，进行仿真测试后在FPGA开发板上运行一段程序，通过检查程序结果的正确性来判断所设计计算机系统的正确性。 设计过程： 包含以下设