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LBG64_double_CLK
- 数据压缩算法的硬件实现ASIC&FPGA（矢量量化算法）-Data compression algorithm implemented in hardware ASIC & FPGA (vector quantization algorithm)
ASIC_reset_shengna
- 复位问题是ASIC设计中的一个关键问题, 其处理得当与否将直接影响整个电路的性能, 在此本文从多个 角度对同步复位和异步复位进行了讨论和分析, 并且比较了各自的优缺点, 重点针对异步复位过程中存 在的亚稳态问题采用两级复位同步和复位分配缓冲树的方法进行了相应的解决。-Reset ASIC design problem is a key issue, which handled properly or not will directly affect the performance of
ASIC_STA_tangzhenyu
- 随着工艺线宽的减小, 时序问题开始主导集成电路设计。为了解决全芯片的互连延时, 需 要全芯片分析和优化: Pr im eT im e 是S yn oP sys 公司全芯片和门级静态时序分析工具。 Pr im eTi m e 用来分 析大型同步数字专用集成电路 。 静态时序分析是一种彻底的分析、调试、验证设计的方法-With the reduced width of the process, timing issues began to dominate the IC de
Synthesis-Training
- 文件综合是ASIC设计中必不可少的部分。本资料介绍了综合的流程和注意事项。-请输入文字或网站地址，您也可以直接上传文档。 取消 Wénjiàn zònghé shì ASIC shèjì zhōng bì bùkě shǎo de bùfèn. Běn zīliào jièshàole zònghé de liúchéng hé zhùyì shìxiàng. 源语言： 中文Integrated document is an essential part of the design
MOX
- CMOS GATE DOCUMENT AND IT IS USED IN MANY ASIC DESIGN ND CMOS DESIGN FOR HARDWARE ND SOFTWARE XILINKS PROGRAMING
ASIC-_G1-Material
- VERILOG MATERIL FOR STUDY
abel4
- 资料->【C】嵌入系统->【C2】IC设计与FPGA->【0】综合（可编程逻辑器件、PAL、GAL、PLD、ASIC）->abel4.rar-Information-> [C] Embedded Systems-> [C2] IC Design and FPGA-> [0] Comprehensive (programmable logic device, PAL, GAL, PLD, ASIC)-> abel4.rar
journal
- ASIC DIGITAL MULTIPLIERS USING CADENCE
1.-composer_schematic
- I m student in ASIC Engineer.
FPGA_AND_ASIC
- 首先要知道自己在干什么？数字电路(fpga/asic)设计就是逻辑电路的实现，这样子说太窄了，因为asic还有不少是模拟的，呵呵。我们这里只讨论数字电路设计。实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/VHDL)来实现，或许你觉得这太简单了，其实再复杂的设计也就是用逻辑门电路搭起来的。你学习逻辑电路的时候或许会为卡拉图，触发器状态推倒公式而感到迷惑，但是其实有一点可以放心的是，实际设计中只要求你懂得接口时序和功能就可以了，用不着那么
kehshechenxu
- 编制一全双工UART电路，通过试验箱MAX202E转换成RS232电平，与计算机进行通讯实验，设置8个按键，按键值为ASIC码“1”~“8”，通过串口发送给计算机，在计算机上显示键值，同时在数码管最高位显示；计算机可发送“0”~“F”的ASIC码，FPGA接收后在数码管低位显示0~F。通过按键可设置波特率。 要求：波特率为三种 1200、2400、9600，由1个按键选择，3个LED分别指示； 数据格式为1位起始位、8位数据位和一位停止位； 上位计算机发送接收软件可使用
pr8501b
- PR8051B i s an LED Controller driven ASIC datasheet
syn_dp_fifo.v
- 同步双端口FIFO, 可同时读写，FIFO深度宽度可通过参数配置，带SV断言测试。(Dual Port Synchronization FIFO for ASIC/FPGA)
1
- 编写本流程的目的是： 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 形成风格良好和完整的文档。 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 便于新员工快速掌握本部门FPGA的设计流程。 由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为 modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。(The pu
ASIC Design Flow Tutorial
- Integrated Circuits are made from silicon wafer, with each wafer holding hundreds of die
i2c_slave_model
- I2C从控制器verilog代码，主要用于混合信号ASIC的寄存器配置接口(I2C slave module in verilog)
kovshp
- 街机缺失文件，包括a0540.rom a0600.rom a0601.rom a0602.rom b0540.rom b0600.rom kovsh_v100_china.asic m0600.rom p0600h.rom t0600.rom(Arcade missing files, including a0540.rom, a0600.rom, a0601.rom, a0602.rom, b0540.rom, b0600.rom, kovsh_v100_china.asic,, m0600.
kovshxas
- 街机缺失文件，包括a0603as.rom assg_v202cn.rom b0601as.rom kovassg_v100_china.asic(Arcade missing files, including a0603as.rom, assg_v202cn.rom, b0601as.rom, kovassg_v100_china.asic)
I2Csalve.v
- Modified I2C salve design 1. Asynchronous design: ASIC or FPGA design option 2. 8 bits CSR RW interface: 0~15, address and control 3. PAD not included 4. Altera CPLD verified
avs_aes_latest
- This is source code for something very important that is AVS AES standard hardware code for implementation both ASIC and FPGA