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dds
- 使用VHDL硬件描述语言实现了直接频率合成器的制作,并在Altera公司的CycloneII上得到实现,验证了代码的正确性。用户操作可以参照程序中的说明,请使用QuartusII6.0以上版本打开,低版本打开时会有错误提示-Using VHDL hardware descr iption language to achieve a direct frequency synthesizer production, and Altera s CycloneII be realized, to ver
recognition
- 语音识别的源码可用于语音识别。。。。。语音识别 的源码可用于语音识别-Speech recognition source code can be used for speech recognition. . . . . Speech recognition source code can be used for speech recognition
ALU
- 在Xilinx7.1平台下编写的ALU代码,可以实现五位加法、减法、与、异或四种运算!-Xilinx7.1 platform in the preparation of the ALU code, can be achieved five adder, subtraction, and, four computing XOR!
SPI-Collect
- 一个spi串口 希望大家能用上 -Spi serial a hope that we can use on
SD_Host_Model_513_02
- 可做SD的simulation model-SD can do the simulation model
clock
- 原创:基于VHDL语言编写的电子钟。采用模块化编写,可以调整时间,采用动态扫描显示时分秒-Original: Based on the VHDL language electronic bell. Modular prepared, you can adjust the time, dynamic scanning is displayed every minute
fen_zu_interlacing
- 一个简单的交织实现程序,可以自己看看,具体功能很简单,如果看不懂的话可以留言哦,欢迎交流哦-Interwoven to achieve a simple procedure, can take a look at the specific function is very simple, If you do not know if can post Oh, welcomed the exchange of Oh
cvery.comdel7535899835
- 学生成绩管理 实现成绩的查询 录入多个公司的JAVA面试试题,供 ·模式识别matlab工具箱,包括SV ·文件类型:Visual FoxPro 人 ·struts2.0得例子,主要是实现s ·一个C#多线程的例子。 ·卡尔曼滤波器matlab源代码。 ·很不错的vhdl学习实例 几十 ·原版的FAT32手册,E文差的同志 ·常见的JAva面试试题,平时可 ·一个小型C语言编译器 -Student performance managem
fifoi
- 基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码,深度可控-Based on the Xilinx Vertex2 can be integrated 2048x10-bit read and write can control the FIFO module source code, the depth of controllable
clock
- 可以实现时间调节,十二,二十四小时转换,定时,闹钟的时钟-Can be time-conditioning, 12, 24 hours conversion, time, alarm clock
qiangda
- l、设计用于竞赛的四人抢答器,功能如下: (1) 有多路抢答器,台数为四; (2) 具有抢答开始后20秒倒计时,20秒倒计时后无人抢答显示超时,并报警; (3) 能显示超前抢答台号并显示犯规警报; (4) 能显示各路得分,并具有加、减分功能; 2、系统复位后进入抢答状态,当有一路抢答键按下时,该路抢答信号将其余各路抢答封锁,同时铃声响,直至该路按键松开,显示牌显示该路抢答台号。 3、用VHDL语言设计符合上述功能要求的四人抢答器,并用层次设计方法设计该电路 -l, d
clk
- 现代电子系统课程设计 基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。 (1)基本要求: a.频率范围:1Hz~4kHz,频率步进为1Hz,输出频率可预置。 b.A、B两路正弦信号输出,10位输出数据宽度 c.相位差范围为0~359°,步进为1.4°,相位差值可预置。 d.数字显示预置的频率(10进制)、相位差值。 (2)发挥部分 a.修改设计,增加幅度控制电路(如可以用一乘法器控制输出幅度)。 b.输出幅度峰峰值0.1~3.0V,步距0
CNT10_T
- 这是同步十进制计数器的源程序,有需要的同学可以参照一下!-This is a source synchronous decimal counter, needy students can refer to you!
FPGA_jiaocheng_yu_shiyan
- 最重要的是七个从简单到复杂的实验,包括:基础实验一_FPGA_LED 基础实验二_seg7实验以及仿真 基础实验三_SOPC_LED 基础实验四_Flash烧写 基础实验五_定时器实验 基础实验六_按键以及PIO口中断实验 实验七_网卡使用 ,这些实验室用到了SOPC BUILDER 与NOIS ii ,使用Verilog 编写,有实验板和没有实验板的都可以用来学习。 其次还包括: FPGA开发板各存储器之间的联系、 多处理器文档 、 USB_UART等文档,很好用的文档,您下了相信不会后悔!-
liucengdianti
- 六层电梯控制器:可以基本实现六层电梯控制器的各种功能.-Six-storey elevator controller: You can basically realize the six-storey elevator controller functions.
workhard
- 数字钟 可实现正常计数校准 还有方电台报时功能 四低一高 闹钟功能-Digital clock can be calibrated to achieve a normal count timekeeping function of the radio side there are four low and one high alarm
vhdl
- 着个是一个8051的完整源代码,用VHDL书写。需要的可以看看,很有好处-8051 a month is a complete source code, written using VHDL. Needs can see, it is beneficial to
mux21a
- 2选1多路选择器的VHDL完整描述,即可以直接综合出实现相应功能的逻辑电路及其功能器件。图6-1是此描述对应的逻辑图或者器件图-2 election more than one MUX complete descr iption of the VHDL, which can be directly integrated to achieve the corresponding function logic devices and their functions. Figure 6-1 is th
clock
- 完成数字钟表的功能,可以实现整点报时,闹钟和设置时间-The completion of the functions of digital watches, you can bring the whole point timekeeping, alarm clock and set-up times
RS485
- 用VERILOG语言写的RS485通信程序,经调试可以直接使用-Verilog language used to write the RS485 communication program, the debugger can be used directly