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cvvhhdl_vgao
- 彩条信号发生器使用说明使用模块有：VGA接口、脉冲沿模块、时钟源模块。 使用步骤：1.打开电源+5V2.信号连接，按下表将1K30信号与实际模块连接好。3.1K30板板连接好并口线，并将程序源码加载。4.将将彩色显示出来器的线与VGA接口连接好。5.彩条信号就能在显示出来器中产生，通过脉冲沿模块按键MS1能改变产生彩条的 可直接使用。 -The color bar signal generator using the module: VGA interface, the pulse alon
pmuxxplusii-vr
- 用VHDL开发的数字时时钟，可变宽度脉冲产生器 -VHDL development of digital clock, variable-width pulse generator
cpg
- Helper routines for SuperH Clock Pulse Generator blocks (CPG).
51-delay
- 51-单片机延迟子程序源码生成器，可以根据时钟频率和设定的延迟时间精准的生成相应的汇编代码。-51- SCM delay subroutine source code generator, according to the accurate clock frequency and set the delay time to generate the corresponding assembly code.
dianzishizhong
- 在4位数码管上显示当前时间。显示格式“时时分分”由LED闪动做秒显示。利用按键可对时间及闹玲进行设置，并可显示闹玲时间。当闹玲时间到蜂鸣器发出声响，按停止键使可使闹玲声停止。拓展：使数字时钟的闹铃为音乐。（电子音调发生器） -Four digital tube display the current time. After midnight when the display format of " sub-seconds display by the LED flashing do.
sine
- 正弦信号发生器的设计,正弦信号发生器的结构由3 部分组成。数据计数器或地址发生器、数据ROM 和D/A。性能良好的正弦信号发生器的设计要求此3 部分具有高速性能，且数据ROM 在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。下图是此信号发生器结构图，顶层文件SINGT.VHD 在FPGA 中实现，包含2 个部分：ROM 的地址信号发生器，由5 位计数器担任，和正弦数据ROM，拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。
interrupt
- P1.0产生周期200μs的方波， P1.1产生周期400μs的方波，并要求使用T1作为串行通信的波特率发生器，产生2400的波特率，系统时钟频率为12 MHz。 -P1.0 cycle 200 s square wave the P1.1 generated 400μs cycle of the square wave, and requires the use of T1 as serial communication baud rate generator, to generate a
61fashion
- 我今天整理了一下，平常常用的网页时尚特效，这个是61个网页特效有树形菜单，时间轴，照片墙....， 时间日期类 任意位置显示时钟 倒计时代码生成器很时尚 开发网站绝对用的上-Today, I order a bit, usually popular web fashion effects, this is a 61 netnew have tree menu, timeline, photo wall ...., time and date display clock countdown cla
VHDL-book3
- D_flipflop：1位D触发器的设计 D_fllipflop_behav：4位D触发器的设计 reg1bit：1位寄存器设计 reg4bit：4位寄存器设计 shiftreg4：一般移位寄存器的设计 ring_shiftreg4：环型移位寄存器的设计 debounce4：消抖电路的设计 clock_pulse：时钟脉冲电路的设计 count3bit_gate：3位计数器的设计 count3bit_behav：3位计数器的设计 mo
MSP430-uart
- 430 UART程序实例 包括初始化代码设置，中断方法实现-Descr iption: This program demonstrates a half-duplex 2400-baud UART using Timer_A3 and a 32kHz crystal. The program will wait in LPM3, echoing back a received character using 8N1 protocal. The 32768 cryst
51_MCU_ALL_CODE
- 51单片机资料大全，液晶屏1602/12864,18b20温度传感器，555脉冲发生器，数码管，rtc实时时钟，步进电机，eeprom,红外等等的源代码，调试通过，kiel工程文件，方便调试，适合初学者；-51 single Sourcebook, LCD 1602/12864, 18b20 temperature sensor 555 pulse generator, digital control, rtc real time clock, stepper motor, eeprom, in
Freq
- 该源程序为一个频率发生器，可以产生不同频率的时钟信号，上开发板测试通过。-The source is a frequency generator that can generate clock signals of different frequencies, the development board test.
CoreFIR_RTL-3.0
- actelIP核 的fircore Core Generator – Executable File Outputs Run-Time Library (RTL) Code and Testbench Based on Input Parameters – Self-Checking – Executable Tests Generated Output against Algorithm • Distributed Arithmetic (DA) Algori
M_quence
- M序列信号发生器，时钟从100k~10k步进可调。-M-sequence signal generator, the clock from 100k ~ 10k step adjustable.
clk_generator
- 时钟分频代码，PWM产生 RTL 源代码。-clock divider，PWM generator RTL Source Code
boxingfashengqi
- 能产生方波和三角波的信号发生器，以时钟信号为基准，输出时可以选择一种信号输出。-Can produce a square wave and triangular wave signal generator to the reference clock signal, a signal output can be selected output.
cpg
- Helper routines for SuperH Clock Pulse Generator blocks (CPG).
cpg
- Helper routines for SuperH Clock Pulse Generator blocks (CPG).
lab4
- s the design and simulation of a simple traffic light controller: The controller consists of a clock divider block, two sequential circuits: a timing counter and a signal generator (state generator), and a decoder. The counter is used to define a
plj.FPGA
- 本频率计基于CPLD/FPGA实现。 50MHZ标准频率为CPLD内部时钟信号，被测方波为信号发生器产生的方波信号，显示电路由TTL芯片及七段数码管组成的电路，自校正输出由CPLD输出已知频率的测试方波信号，可将其输入至测试端口，进行系统精度校正。 -The frequency meter based on CPLD/FPGA implementation. 50MHZ standard CPLD internal clock signal frequency, square-wave test