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- //奥科单片机网 //www.okmcu.net //CPLD&FPGA实例 //奥科单片机助您成功 //本实验就是学习单个数码管的显示-//Bioko microcontroller network// www.okmcu.net// CPLD & FPGA instance// Bioko microcontroller to help you succeed// this experiment is to study a single digital tube
Xilinx-Downloader
- 这是一个Xilinx并口下载线的图纸，可下载Xilinx的CPLD\FPGA,本人试制成功过，并在ISE12.1下载验证。-This is the drawing of a Xilinx parallel port download cable, downloadable Xilinx CPLD \ FPGA, I succeeded in the trial, and in ISE12.1 Download verification.
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作
UART_RS232(VHDL)
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作状
FPGA-Muti-clock
- FPGA 或者CPLD多时钟设计指南，如何使得多时钟设计时候减少抖动，噪音等-FPGA or CPLD clock design guide, how to make multi-clock design time to reduce jitter, noise, etc.
CPLDFPGA--source-code
- CPLD、FPGA应用源代码，适合入门级别的同学下载学习-CPLD, FPGA application source code, suitable for entry-level students to download learning
Introduction-to-CPLD-and-FPGA-Design
- Introduction FPGA anf CLPL for new student
quartus
- Quartus II使用教程，Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性-Quartus II using the tutorial, Quartus II Altera Corporation launched CPLD/FPGA development tool, Quartus II development kit provides a fully integrated
EDA
- 基于 CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。-CPLD/FPGA-based mixed schematic and VHDL language design and implementation of a multi-function universal divider.
youxianpaidui
- CPLD/FPGA开发常用程序，用CPLD实现可编程逻辑电路，优先排队电路编程实现-CPLD/FPGA development of common procedures, with CPLD programmable logic circuit, priority queuing circuit programming
Xilinx-ise-9.x-fpga-cpld
- 《Xilinx ISE 9.X FPGA/CPLD设计指南》以FPGA/CPLD设计流程为主线，详细阐述了ISE集成开发环境的使用，并提供了多个示例进行说明。书中在介绍FPGA/CPLD概念和设计流程的基础上，依次论述了工程管理与设计输入、仿真、综合、约束、实现与布局布线、配置调试等在ISE集成环境中的实现方法和技巧。《Xilinx ISE 9.X FPGA/CPLD设计指南》结合作者多年工作经验，立足于工程实践，选用大量典型实例，并配有一定数量的练习题。随书配套光盘收录了所有实例的完整工程目录
cpld-usb
- usb-fpga通讯，从cpld到usb协议芯片slave fifo的通讯过程指导。-The usb-FPGA communication from the CPLD to usb protocol chip slave FIFO communication process guidance.
DB25-JATA10
- 这是用于ALTERA公司CPLD/FPGA芯片的并口下载器，里面的电阻、电容的参数都是对的，是成熟产品的并口下载器设计方案。-This is used ALTERA chip CPLD/FPGA parallel port download, parameters of resistance, capacitance inside is all right, is a mature product parallel download device design scheme
FPGA-a-CPLD-kaifajingyan
- 很难得的FPGA与CPLD开发经验，希望对大家有所帮助-Hard to come by FPGA and CPLD development experience
LCD_VHDL
- cpld fpga 程序 vhld程序 lcd显示 代码
KEY4X4_1
- CPLD/FPGA，VHDL语言实现键盘按钮扫描，键盘扫描程序-CPLD/FPGA, VHDL language keyboard button scanning, keyboard scanning procedures
BCD_ok-BCD
- Verilog 4位计时器,可以在CPLD开发板上成功运行-Verilog CPLD FPGA
FPGA_SOPC_starter
- 学习CPLD/FPGA/SOPC很好的电子书．讲得很好．对初学者有很好的帮助．-Learning CPLD/FPGA good books. Put it very well. Have a good help for beginners.
FPGA
- FPGA/CPLD数字电路设计经验分享 适合初学者-FPGA/CPLD digital circuit design experience to share
jiaotongdeng
- 理想状态的四路交通灯设计，用CPLD/FPGA驱动的，时间可以更改。-Ideal state of four traffic lights design, CPLD/FPGA-driven, time can be changed.