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RS232
- this code show how to use Altium to coding RS232 on FPGA-CPLD
SEG_BUS
- this code show to use Altium to coding 7 Segment BUS on FPGA-CPLD -this code show how to use Altium to coding 7 Segment BUS on FPGA-CPLD
SW-LED
- this code show to use Altium to coding Switch and LED on FPGA-CPLD -this code show how to use Altium to coding Switch and LED on FPGA-CPLD
SW-BIZ-REL
- this code show to use Altium to coding Relay and Switch and Beezer on FPGA-CPLD -this code show how to use Altium to coding Relay and Switch and Beezer on FPGA-CPLD
SEG-1
- this code show to use Altium to coding Single 7 Segment on FPGA-CPLD -this code show how to use Altium to coding Single 7 Segment on FPGA-CPLD
HL-340_xp
- quartus verilog FPGA/cpld 例程 verilog简单例程-quartus verilog FPGA/cpld verilog simple routine routines
Experience-sharing-FPGAaCPLD
- FPGA&CPLD数字电路设计经验分享，非常值得一看-Experience sharing, FPGA&CPLD digital circuit design is very worth a look
mimasuo
- 数码管的vhdl源程序，主要用在CPLD或者FPGA上。-it is vhdl language.
Prescaler-to-use-VHDL-design
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50 占空比和50 占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在 ModelSim 上进行验证。-This paper describes the use of examples prescaler to use VHDL design on FPGA/CPLD, i
UART
- 使用标准VHDL编写的RS232协议，可在CPLD或者FPGA上直接实现串口通信功能。-use VHDL to implement RS232 protocol, which can be used in CPLD or FPGA
USB
- 使用标准VHDL编写的USB协议，可在CPLD或FPGA上实现USB功能。-use VHDL to implement USB protocol, which can be used in CPLD or FPGA
VGA
- 使用标准VHDL实现的VGA协议，可在CPLD或者FPGA上实现视频扩展-use VHDL to implement VGA protocol, which can be used in CPLD or FPGA.
counter_johnson
- 基于FPGA,CPLD嵌入式系统的Verilog语言，用于实现Johnson计数器。-base on the FPGA or DPLD，to complement the Johnson counter.
ML_CTL
- CPLD、FPGA控制8×8点阵显示流水效果-FPGA control dot matrix display water effects.
bt656_to_yuv422
- 从bt656数据流中提取出同步信号, 适合于搞fpga/cpld开发调式-bt656 internel sync to extern sync singal， bt656 internel sync to extern sync singal
Example-s1-1
- 面积和速度的互换是FPGA/CPLD设计的一个重要思想。从理论上讲，一个设计如果时序余量较大，所能运行的频率远远高于设计要求，那么就能通过功能模块复用减少整个设计消耗的芯片面积，这就是用速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从宏观上看，整个芯片满足了处理速度的要求，这相当于用面积复制换取速度的提高。面
EP2C5T144_VGA
- VGA EP2C5T altera QuartusII VHDL FPGA CPLD passed
PEX8311_test
- PEX 8311 OK PCI e cycloneIII altera quartus FPGA CPLD
TEXIO
- TEXIO study testbench passed VHDL FPGA CPLD simulation Altera quartus
USB VHDL
- Full USB interface fo FPGA CPLD VHDL