搜索资源列表
MCU_V_PWM_16bit
- 单片机通过总线，将占空比和频率送到CPLD/FPGA中，并控制PWM输出.采用Verilog HDL语言编写。-Microcontroller by bus, the duty cycle and frequency sent to the CPLD/FPGA in, and control the PWM output. Using Verilog HDL language.
modesim
- 讲述使用modelsim进行验证，使用verilogHDL语言进行建模。其中还包括一个讲述怎样用verilog语言编写测试台的详细文档，对fpga cpld设计的后期验证有很大的帮助。-About the use modelsim for authentication, use verilogHDL language modeling. It also includes a focus on how to use verilog test bench written a detailed doc
Verilogjiaocheng
- fpga/cpld verilog教程精彩-fpga/cpld verilog
rom_pld_top
- PC CPU 大廠 Intel 所使用的 Verilog code-Intel CPLD Verilog code
LCD12864
- lcd12864程序，采用Verilog语言编写，在CPLD开发板上经过验证，正确无误，实现显示英文的功能，希望对大家有用-lcd12864 procedure for the Verilog language, proven in the CPLD development board, correct, implement the function displayed in English, we hope to be useful
CPLD
- verilog编写的加减6路可逆计数器，用于FPGA对6路脉冲信号的计数-verilog written addition and subtraction 6 way reversible counter for FPGA on the 6-channel pulse count
CPLD-down2
- EPM240 Program,Quartus II 10.0,Verilog
Frequency
- 通过单片机和CPLD实现对输入信号的频率计数，单片机采用Ｃ语言，CPLD采用verilog语言。-MCU and CPLD count the frequency of the input signal, the microcontroller using the C language, CPLD verilog language.
verilog-example
- verilog实例，是开发cpld、fpga时参考程序，很实用-Verilog example, is the development of CPLD, FPGA reference procedures, it is practical
CPLD-Three-voting
- CPLD/FPGA 设计实例手册 用VHDL语言设计三人表决器 用原理图输入的方式设计三人表决器 用verilog-HDL语言设计三人表决器-CPLD/FPGA design example manual Three of the voting machine VHDL language Schematic design of a three-member voting Verilog-HDL language design three-member voti
cpld_ads7844_50M(9-24)
- 用ads7844采集数据，用cpld做时序控制，通过串口观察和记录采集结果，用verilog编写，通过开发板验证-Collected data using ads7844 timing control with cpld verilog prepared by the serial observe and record collection results through the development board verification
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作
CPLD-code
- CPLD开发板实验代码，包括Verilog和VHDL源代码，原理图-CPLD development board experimental code, including Verilog and VHDL source code, schematics
digital-clock
- CPLD Verilog HDL实现数字钟-CPLD Verilog HDL digital clock
uart-code-(Verilog)
- uart 源码 Verilog CPLD -uart code Verilog CPLD
Cpld
- 本程序是用verilog语言在CPLD上实现智能小车控制部分，并通过并行通信，实现与单片机的通信。-This program is to control the robot car,and comunication with the C8051FXX by the Parallel communication.
beep
- fpga cpld verilog hdl 语言 代码程序 beep 控制
CPLD_LED
- fpga cpld verilog hdl 语言 代码程序 led 控制
I2C
- fpga cpld verilog hdl 语言 代码程序 beep 控制
switch
- fpga cpld verilog hdl 语言 代码程序 开关 控制