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PIPELINE
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PipelineCPU
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
RTL
- 基于fpga的uart设计，包含cpu的接口设计-Fpga-based uart design, including the CPU interface design
cjjavaCH03u
- java课程设计 案例精编03(1)硬件配置 CPU：≥Pentium III 600 内存：≥128MB 硬盘剩余空间：≥512MB(2)软件环境 安装Sun公司的Java运行环境(JRE 1.5或或以上版本)，推荐安装Java开发工具包(JDK 1.5)。安装相应平台上的Java虚拟机(JVM)。读者可以到www.sun.com下载JDK 1.5的相应版本，安装并配置Path之后即可达到运行要求 -java course design case for fine 03 (1) hardw
Udebugs
- 采用STC89C52单片机作为系统的核心控制器件，利用定时中断，对任务设计了不同的响应频度，CPU分别执行各任务。用这种任务抢占思想构建的程序框架，实现各模模块功能，实现了电压可控的恒定直流稳压电源设计。采用10位的AD1543和 DA5615，实现高精度输出与测量；通过闭环控制，使输出电压稳定；显示模块采用了WM -Using STC89C52 microcontroller as the core of the system control device, use the timer i
CCPU_Address_P
- MAXPLUSII 下CPU地址译码程序序，结合PC104模块ISA总线进行设计。 -MAXPLUSII under the program sequence of the CPU address decoder, the ISA bus combined with PC104 module design.
shiboqi
- 能够进行动态显示波形的控件，界面设计台任意管理器很相似，实例操作是对CPU使用率进行动态显示，形象为一个简单化的任意管理器控件-Dynamic display waveform control, interface design, any manager is very similar to instance operation is dynamic display of CPU usage, the image of any management control as a simplistic
liushuixianCPU
- VHDL 流水线CPU的设计，基于Quartus II平台-VHDL design of pipelined CPU based on Quartus II platform
RISC---8
- 集成RISC-CPU芯片设计，很实用的程序，对初学FPGA的同学有很大的帮助奥-Integrated RISC-CPU chip design, very practical program, beginner FPGA classmates help Austrian
pcb
- 设计一个有N个进程并发的进程调度程序，采用时间片轮转算法。 Ø 每一个进程用一个进程控制块PCB表示。PCB包含信息有：进程名name，进程号id，进程状态state，进程所需运行时间need_time,进程运行时间run_time。 Ø 进程所需的运行时间人为指定。进程运行时间以时间片为单位进行计算。（程序中以按任意键表示运行一次CPU时间片） Ø 每个进程的状态有就绪W，运行R，和完成F（撤销进程）。 Ø
vhdl
- vhdl cpu芯片逻辑设计的一部分实现 只有一小部分 大家可以看一下 寄存器 加法器之类的-vhdl cpu chip logic design part of its implementation only a little part everry look and see b=about registers adder and so on
CSharp
- 适用于C#初学者的几个小程序，可以加深对这门语言的理解 包括有以下内容: 1.C#获取当前程序所在的文件夹.rar 2.C#界面皮肤(带例子).rar 3.C#如何使用托盘控件的实例源码.rar 4.C#文本加密解密算法示例源代码.rar 5.C#在开机时自动启动程序.rar 6.C#自定义皮肤.rar 7.CS聊天程序.rar 8.WPF模拟Windows+7气象源码.rar 9.玻璃按钮.rar 10.导出Excel格式.rar 11.导出ex
SJA1000_COMMUNICATE-V1.0
- 单片机及其它CPU外接CAN控制器SJA100程序设计-Microcontroller and other CPU external CAN controller SJA100 program design
time
- 处理机调度是操作系统中非常重要的部分。为深入理解进程管理部分的功能，设计时间片轮转法进行CPU调度算法，模拟实现处理机的调度。通过本次课程设计理解进程调度的概念，深入理解进程控制的功能、进程的创建与删除以及进程各个状态之间的转换过程，实现时间片轮转算法调度进程。-PROCESSING scheduling is a very important part of the operating system. For an in-depth understanding of the function
FPGA_CPU(Nios)TFT-LCD
- 网络论文，非常有用。 基于FPGA 及嵌入式CPU(NiosⅡ)的TFT-LCD 接口设计 本文介绍了一种基于FPGA 及NiosII 软核处理器与TFT-LCD 接口的方法。它直接采 用CPU 对存贮器的读写，实现了对TFT-LCD 屏的实时操作。它具有直接、有效和速度 快等特点。该设计使CPU 对TFT-LCD 的控制极其简单化-Network papers, very useful. Based on FPGA and embedded CPU (Nios Ⅱ) TFT-L
Dragon-Heart_VERILOG.doc
- 神州龙芯cpu的verilog设计规范，本规范适用于下列三种 Verilog代码文件的编写：1）可综合逻辑部件；2）虚拟部件（Virtual Component--VC）；3）测试模块（testbenches）。-The verilog design specification of BLX cpu
CPU_Sinple
- 实现单周期CPU，完全按照设计图设计出各个部件后用函数联合成CPU。-Function joint completely designed in accordance with the design of the various components to achieve single-cycle CPU to CPU.
test
- 1) 定义一个CPU类，包含等级（Rank）、频率（frequency）、电压(voltage)等属性，有两个公有成员函数run、stop。其中，rank为枚举类型CPU__Rank,定义为enum CPU_Rank{P1=1,P2,P3,P4,P5,P6,P7},frequency为单位是MHz的整型数，voltage为浮点型的电压值。观察构造函数和析构函数的调用顺序。 2) 定义一个简单的Computer类，有数据成员芯片(cpu)、内存(ram)、光驱(cdrom)等等，有两个公有成员
Cycle-time-slice-rotary-algorithm
- 实验任务 设计一个程序,根据不同的调度算法模拟操作系统对进程的调度。 调度算法: 时间片循环法 1、 设计进程控制块PBC表结构，适用循环时间片轮转算法。 2、 PBC结构通常包括以下信息：进程名、进程优先数、轮转时间片、进程的CPU时间，进程状态等。根据调度算法不同，PCB结构可作适当的调整。 3、 建立进程队列。对不同的算法编制不同的入链程序。 程序要求达到的运行效果：在设置好进程数量、调度算法后，系统能按设定的参数运行，并在屏幕上交替显示就绪队列和完成队列的进程名等
logism
- logism cpu设计，单周期16位cpu，实现了几种指令包括R &ri& i-logism design CPU