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desigingCRCwithVDHL
- 用VHDL设计CRC发生器和校验器,供初学者参考。-CRC generator and calibration device for advanced users.
CRC_module_of_FPGA
- 利用VHDL语言编写的一个crc功能模块,可下载到FPGA实现功能-use VHDL to prepare a crc function of the module, which can be downloaded to the FPGA functions
CRC_VHDL
- 可配置CRC参考设计 xilinx的ip,参考设计文档CRC_xapp562[1].pdf,VHDL语言编写的代码,包含仿真所需文件-configurable CRC Reference Design xilinx the ip, CRC_xapp562 reference design document [1]. pdf, prepared by the VHDL code The simulation includes the necessary documents
GenCrc1
- 并口硬盘标准PATA6的CRC效验码的vhdl代码-Parallel hard disk standard PATA6 the CRC code well-tested code vhdl
crc_32_16
- crc校验功能,用硬件语言实现,vhdl或者verilog实现。逻辑功能。-crc check function, hardware language, verilog or vhdl achieve. Logic function.
crc_pkg
- VHDL语言实现的CRC校验,函数形式,包括CRC4,CRC8,CRC16和CRC32
PCK_CRC3_D4
- CRC校验码生存程序 校验序列码生成多项式: X16+X13+X12+X11+X10+X8+X6+X5+X2+1 输入数据为16个字节(128位),输出16bit校验序列-CRC, the survival program check sequence code generator polynomial: X16+ X13+ X12+ X11+ X10+ X8+ X6+ X5+ X2+1 input data is 16 bytes (128 bits), output 16bit
crc
- 基于VHDL的CRC编码器的检错模块的源码-The VHDL-based CRC error detection encoder module source
CRC
- 对26比特的帧结构进行6比特的CRC处理,输出26+6=32的帧结构。VHDL代码实现-26 bits of the frame structure of 6-bit CRC processing, output 26+6 = 32 frame structure. VHDL code
CRC16-0_5_12_16
- 包含16位CRC的并行实现和串行实现,并有测试程序。-Includes 16-bit CRC of the parallel and serial implementation to achieve, and test procedures.
MYCRC
- 由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA,因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致,能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项,其表达式为:X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计,对于数据头和数据尾分别由不同的状态来处理。在本模块中,使用了for循环,这会消耗较多的FPGA资源,但
module-Temperature
- DS18B20引脚功能 GND地,DQ数据总线,VDD电源电压 18B20共有三种形式的存储器资源,它们分别是: ROM 只读存储器,用于存放DS18B20ID编码,其前八位是单线系列编码,后面48位是芯片唯一的序列号,最后8位是以上56位的CRC码。DS18B20共64位ROM RAM 数据暂存器,数据掉电后丢失,共9个字节,每个字节8位,第1、2个字节是温度转换后的数据值信息,EEPROM 非易失性记忆体,用于存放长期需要保存的数据,上下限温度报警值和校验数据
CRC-8
- VHDL code for CRC-8 computing using 32 bit input (parallel)
CRC
- cyclic redundency cheking for total descr iption and also use vhdl
CRC
- 利用VHDL语言,用FPGA设计一个数据通信中常用的数据检错模块—循环冗余校验CRC模块,选用当前应用最广泛的EDA软件QUARTUS II作为开发平台-Using VHDL, FPGA design of a common data in data communication error detection module- Cyclic Redundancy Check (CRC) module, currently the most widely used EDA software QUAR
卷积码、CRC
- 卷积码的C源程序,包括编码器和译码器。还有一个是循环荣誉校验的vhdl]源码。-convolution of C source code, including the encoder and decoder. There is a cycle of the calibration honor VHDL] source.
CRC
- 赛灵思的循环冗余校验(CRC),内服详细说明-The Cyclic Redundancy Check (CRC) is a checksum technique for testing data reliability and correctness. This application note shows how to implement Configurable CRC Modules with LocalLink interfaces. Users tailor the modul
crc16
- 一个实现CRC16的VHDL代码,以及说明CRC计算的原理和方法。(a VHDL code for CRC16.)
P12_CRC
- VHDL code for CRC algorithm
Ethernet
- 简易以太网测试仪包含fifo缓冲模块,crc校验模块,检测和检测模块等(Simplified Ethernet Tester: including fifo modular, crc modular, check modular etc.)