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  1. clock_skew_actel_2004

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  2. this describes the clock skew problems and how to resove it by using various techniques in digital design and implementation
  3. 所属分类:Windows Develop

    • 发布日期:2017-04-05
    • 文件大小:98704
    • 提供者:krishnamoorthy
  1. shuziqiangdaqi

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  2. 数字电路,数字抢答器的设计。内附基本电路图及代码。-Digital circuits, digital design Answer. Containing the basic circuit diagram and the code.
  3. 所属分类:Document

    • 发布日期:2017-04-07
    • 文件大小:56468
    • 提供者:董凯
  1. simulink_labs

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  2. 包括了对不同通信系统的simulink仿真,如AM, DSB-SC, FM, PLL, Data Acquistion, Digital Data Transmission, PCM and Delta Modulation。通过这些可以帮助用户对通信仿真有更深的理解。-This project allows you to learn the communication systems in greater depth by giving you the reins to play wit
  3. 所属分类:matlab

    • 发布日期:2015-10-28
    • 文件大小:2022367
    • 提供者:yinwenyi
  1. d2

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  2. 利用HASH(采用sha-1算法)算法原理,设计数字签名的水印算法,完成嵌入、(提取)验证,-Use HASH (using sha-1 algorithm) algorithm, design of watermarking algorithms digital signature to complete the embedding, (extract) authentication,
  3. 所属分类:Crypt_Decrypt algrithms

    • 发布日期:2017-04-04
    • 文件大小:35192
    • 提供者:尉玉林
  1. FPGACPLDDigitalCircuitDesign

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  2. FPGA & CPLD Digital Design Experience Sharing in Chinese
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1455203
    • 提供者:SoSo
  1. digitaloscilloscope

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  2. This digital oscilloscope takes a MCU and FPGA as the core. We made emphases on the choice of the sampling methods and the implement of equivalent sampling as a result, our design not only has the real-time sampling mode but also can reach the highes
  3. 所属分类:Other systems

    • 发布日期:2017-05-10
    • 文件大小:2179723
    • 提供者:荣超群
  1. ADC0809

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  2. Based on the ADC0809 + MCS-5 Series Single-chip design of digital voltage meter 有源程序代码 C语言编程-Based on the ADC0809+ MCS-5 Series Single-chip design of digital voltage meter
  3. 所属分类:Windows Develop

    • 发布日期:2017-04-08
    • 文件大小:155936
    • 提供者:才才
  1. digitaldesign

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  2. 复旦数字设计课件是非常好的学习参考资料 别具特色考研也很有用-Fudan digital design is a very good learning courseware special study section of reference materials is also useful
  3. 所属分类:Windows Develop

    • 发布日期:2017-05-25
    • 文件大小:8528792
    • 提供者:小桥流水
  1. digitaldesignreference

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  2. 复旦数字设计重要讲义内容丰富对考研十分重要它不同于数字设计课本更为详细-Fudan important digital design of the study section of the notes the importance of content-rich digital design, unlike textbooks in more detail
  3. 所属分类:Windows Develop

    • 发布日期:2017-05-29
    • 文件大小:11566324
    • 提供者:小桥流水
  1. IIRdigitalfilerdesignanoftwareimplementation

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  2. IIR数字滤波器设计及软件实现。1. 熟悉用双线性变换法设计IIR数字滤波器的原理与方法; 2. 学会调用MATLAB信号处理工具箱中滤波器设计函数(或滤波器设计分析工具fdatool)设计 各种IIR数字滤波器,学会根据滤波需求确定滤波器指标参数。 3. 掌握IIR数字滤波器的MATLAB实现方法。 4. 通过观察滤波器输入输出信号的时域波形及其频谱,建立数字滤波的概念。 -IIR digital filter design and software implementat
  3. 所属分类:matlab

    • 发布日期:2017-03-29
    • 文件大小:61312
    • 提供者:Elihu
  1. ThesamemethodbasedontheimpulseresponseoftheIIRdigi

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  2. 基于冲激响应不变法的IIR数字滤波器设计,冲激响应不变法的设计原理是利用数字滤波器的单位抽样响应序列H(z)来逼近模拟滤波器的冲激响应g(t)。 按照冲激响应不变法的原理,通过模拟滤波器的系统传递函数G(s),可以直接求得数字滤波器的系统函数H(z),其转换步骤如下: 1) 利用ω=ΩT(可由关系式 推导出),将 , 转换成 ,Ω,而 , 不变; 2) 求解低通模拟滤波器的传递函数G(s); 3) 将模拟滤波器的传递函数G(s)转换为数字滤波器的传递函数H(z)。 -The
  3. 所属分类:Special Effects

    • 发布日期:2017-03-29
    • 文件大小:22581
    • 提供者:洪杰
  1. DigitalWatchVerilog

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  2. 一个用Verilog实现的数字跑表的程序 希望对你的设计有帮助-With the realization of a digital stopwatch Verilog process of design you would like to help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:676
    • 提供者:YangPeng
  1. FIR_TEST

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  2. 应用matlab 软件设计了下变频器中的CIC、HB、FIR滤波器等核心模块,并将各模块融为一体从软件实现的角度完成了对系统的搭建和功能仿真。-About such key algorithms as CIC, HB, FIR of each module in down- conversion, discussion, abstraction and summarization are given in this paper. Using the MATLAB software, we des
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:182372
    • 提供者:邓建良
  1. shuzitongxinxitongjianmo04

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  2. 基于CPLD_FPGA的数字通信系统建模与设计,本学习资料共分为4个部分,此为第四部分,供对数字通信系统建模和设计有兴趣的朋友学习参考。-CPLD_FPGA based on the digital communication system modeling and design, the learning materials is divided into four parts, this is the fourth part of the digital communication syst
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1661861
    • 提供者:wangjianan
  1. digital_clock_design

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  2. 利用VHDL语言,逻辑器件设计CPLD,实现数字钟-Using VHDL language, design of logic devices CPLD, digital clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:634998
    • 提供者:fei
  1. AD9850_51_Source1

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  2. 本文提出的采用DDS作为信号发生核心器件的全数控函数信号发生器设计方案,根据输出信号波形类型可设置、输出信号幅度和频率可数控、输出频率宽等要求,选用了美国A/D公司的AD9850芯片,并通过单片机程序控制和处理AD9850的32位频率控制字,再经放大后加至以数字电位器为核心的数字衰减网络,从而实现了信号幅度、频率、类型以及输出等选项的全数字控制-In this paper, the use of DDS as a signal of the whole core of the device fu
  3. 所属分类:Project Design

    • 发布日期:2017-04-03
    • 文件大小:447191
    • 提供者:wangqiang
  1. PhaseLockedLoop

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  2. This tutorial starts with a simple conceptual model of an analog Phase-Locked Loop (PLL). Through elaboration it ends at a model of an all digital and fixed-point phase-locked loop. The final model can serve a starting point for code generation (both
  3. 所属分类:matlab

    • 发布日期:2017-03-25
    • 文件大小:399701
    • 提供者:张骅
  1. timing_recovery

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  2. 我对一个输入调制信号:采样率FS=1200K,中心频率F0=300K,带宽300K。输入信号为一个[样点数,2]的矩阵,即I,Q两路. 进行频谱搬移,分为I,Q分量两路进行矢量乘法,NCO的设置为FC=300K,t=样点数乘以1/FS, 乘完以后我的频谱上显示竟然信号带宽增加了300K,但是中心频率没有改变,请问各位朋友是哪儿出了问题?谢谢您的阅读和意见-Digital Down Converter for matlab realized, certain design speci
  3. 所属分类:Other systems

    • 发布日期:2017-03-29
    • 文件大小:22174
    • 提供者:Jose
  1. digital_down_convertation

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  2. 我对一个输入调制信号:采样率FS=1200K,中心频率F0=300K,带宽300K。输入信号为一个[样点数,2]的矩阵,即I,Q两路. 进行频谱搬移,分为I,Q分量两路进行矢量乘法,NCO的设置为FC=300K,t=样点数乘以1/FS, 乘完以后我的频谱上显示竟然信号带宽增加了300K,但是中心频率没有改变,请问各位朋友是哪儿出了问题?谢谢您的阅读和意见-Digital Down Converter for matlab realized, certain design speci
  3. 所属分类:Multimedia Develop

    • 发布日期:2017-04-05
    • 文件大小:2123
    • 提供者:Jose
  1. Design-Recipes-for-FPGAs

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  2. that the fpga design for digital circuit and new technology design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1371436
    • 提供者:kang
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