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FPGA-digital-display-Array
- 无论是单片机 DSP还是FPGA 电子领域常用数码管的编码总结在里面了-Both MCU or FPGA DSP digital electronics used in which the coding summary
FPGA-convolutions-encoder
- 卷积码是数字通信中很重要的一种差错控制编码 具有很好的性能,用硬件的形式描述具有速度快，便于修改的优点，通过该种方法设，计的编码器经测试运行可靠正确。-Convolutional codes are very important in digital communication error control coding with a good performance, with the descr iption of the hardware in the form of a fast, eas
VHDL-FPGA
- FPGA使用经过优化的x264编码器速度大概是网上公布的x264版本的三倍，质量下降约0.2db，码流增大约5％。已成功应用于多家公司的视频会议。 一共有三个文件夹： 1，x264编码可执行程序-this is tool for FPGA with VHDL!
FPGA
- 组合逻辑电路设计（编码器、译码器），时序电路设计（增计数器），图形设计输入实验 七人表决器设计-Combinational logic circuit (encoder, decoder), sequential circuit design (by counter), graphic design input experimental design of seven voting
witeby-decoder-fpga
- 维特比译码和卷积编码的fpga实现 维特比译码概念 卷积编码概念 论文-viteby decoder
FPGA-data
- 本文件内含多个编码，何其有关的文件，例如：HDB3编码，ASK,FSK,CMI，曼彻斯特编码和这些的解码器-This document contains a number of encoding and decoding procedures, ease of reference, learning, Manchester encoding, and HDB3 practicality. You can learn its programming ideas
FPGA-based-CMI-encoding-and-decoding
- 基于FPGA的CMI的编码与译码，且可以正确运行。我自己写的。-FPGA-based CMI encoding and decoding, and can be run properly.
fpga-jpeg
- jpeg编码verilo语言的FPGA实现-jpeg encode fpga implement with verilog
数字信号处理的FPGA的实验的VHDL编码
- 数字信号处理的FPGA的实验的VHDL编码-Experiments of the digital signal processing FPGA VHDL Code
rs_decode_31
- RS码的FPGA编码文件，QUARTUS工程-The RS codes FPGA encoded file, QUARTUS engineering
FPGA-based-
- 基于FPGA的光电编码器信号采集与处理-FPGA-based photoelectric encoder signal acquisition and processing
FPGA
- FPGA中数字收发机设计，包括了编码解码，调制解调，串口收发-Digital transceiver design
fpga-jpeg
- fpga 实现 jpeg 编码，已在altera 公司fpga上测试通过。-jpeg encoder ,has been tested in altera FPGA
25mto8k
- fpga编码，vhdl，将25m信号分频为8k信号，已仿真验证-fpga 25m to 8k
sdi_3g_hd_sd_code
- SDI格式视频产生代码，fpga编码，里面有3个文件分别对应3g,hd,sd信号，给不同的时钟就可以直接用了-SDI format video generation code
fec
- RS编码电路 ，包括乘法器的模块和编码部分 RS编码器\mula_0.v RS编码器\mula_1.v RS编码器\rscode.v(The RS encoding circuit includes a multiplier module and an encoding section RS encoder \mula_0.v RS encoder, \mula_1.v, RS encoder, \rscode.v)
BCH_VLSI
- 使用HLS完成BCH编码的运算通路的设计，纯组合逻辑，对于65nm工艺可跑上1GHz。已经组合逻辑分为了多个部分，可在每一个部分之间插流水线。 附上可综合的纯RTL Code以及C++代码，以及Modelsim仿真。 可通过我的优化选项来学习如何优化HLS工具生产的代码。(BCH Encoder realized using HLS tool. Combinational logic.)
实验三（1）的指导书
- 8-3优先编码， 1、学会用Verilog语言的描述方式来设计电路； 2、熟悉8—3优先编码器，并用Verilog语言实现其功能； 3、掌握Cyclone系列FPGA的程序加载，熟练掌握将.sof文件加载到实验箱中，实现8—3优先编码器的效果。(8-3 priority coding, 1. Learn to design the circuit with Verilog descr iption; 2. Familiar with 8-3 priority encoder and i
polar_encoder_1024 (1)
- 该部分的主要功能是完成基于FPGA的polar码编码。(The main function of this part is to complete the FPGA-based polar code coding.)
rs_code
- FPGA实现了RS（255，239）的编译码模块(FPGA implements the RS (255239) encoding and decoding module)