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DDS_Set
- AD9852，DDS芯片接收数据逻辑。（Verilog语言）-AD9852, DDS chips receive data logic. (Verilog language)
DE2shijian(5)
- FPGA与SOPC设计教程：DE2实践-第五章 基于fpga的dsp设计-FPGA and SOPC design tutorials: DE2 Practice- Chapter V of the dsp fpga based design
ViterbiFPGA
- 探讨了CDMA 数字移动通信中的差错控制问题, 研究用约束度K = 9 的卷积编码 和最大似然V iterbi 译码的差错控制方案. 在V iterbi 译码算法中, 提出了原位运算度量、保 存路径转移过程和循环存取幸存路径等方法, 能有效地减少存储量、降低功耗, 使得K = 9 的V iterbi 译码算法可在以单片XC4010 FPGA 为主的器件上实现, 其性能指标符合CD2 MA 数字移动通信IS 95 标准要求. 文中给出了实测的算法性能, 讨论了FPGA 具体实现
Circuit-Design-with-VHDL
- VHDL数字电路设计教程 作者：（巴西）佩德罗尼（Pedroni,V.A.） 著，乔庐峰 等译 本书采用将数字电路系统设计实例与可编程逻辑相结合的方法，通过大量实例，对如何采用VHDL进行电路设计进行了全面阐述。 本书分为三大部分：首先详细介绍VHDL语言的背景知识、基本语法结构和VHDL代码的编写方法；然后介绍VHDL电路单元库的结构和使用方法，以及如何将新的设计加入到现有的或自己新建立的单元库中，以便于进行代码的分割、共享和重用；最后介绍PLD和FPGA的发展历史、主流厂
interpolation-filer-rtl
- synthesizable verilog rtl implemetation of interpolation filter, for both asic and fpga. 64x interpolation. interp_filter.v interp_first.v interp_second.v interp_third.v upsample.v
freqm.verfinal
- 基于xlinx FPGA的频率计，顶层文件为freqm.v 可以直接仿真或烧写。通过外部选择闸门时间可实现不同量程。闸门时间有1s，0.1s，0.01s，0.001s可选。数码管显示6位数值。最高可测99M的信号输入。-Based on xlinx FPGA frequency meter, top-level file for freqm.v direct simulation or programming. External to select the gate time can be a
arriaVGX_5agxfb3hf35es_start
- Altera公司的Arria II GX系列的原理图和pcb文件，注意，是capture及pdf格式的原理图和allegro格式的PCB文件，稍微修改修改就可以用在您的设计中，让fpga的硬件设计变得简单和高效。这是arriaII的一个早期版本-Arria II GX FPGA Development Schematic(caputure and pdf format) and PCB file,very useful for fpga design,let fpga hardware desi
FdplllzipP
- ＦＰＧＡ实现全数字锁相环，运用硬件描述评议议verilog HDL，顶层文件ＤＰＬＬ．Ｖ -FPGA implementation of DPLL, the use of hardware descr iption council meeting Verilog HDL top-level file DPLL is. V
calculator
- 这是一个设计16位计算器，运用Verilog HDL语言编写，可以实现简单的加减法计算。并且可以在Xilinx91i上仿真。其中 top.v文件为目录，calculator.v为计算器设计，display.v为显示设计，divclk.v为分频设计，keypad.v为键盘设计，并且testkeypad.v为检测程序。-design a 16-bit calculator using the Spartan 3 FPGA on the Digilent circuit board, with an
mkjpeg.tar
- 用FPGA实现的JPEG编码器，可以直接使用，内含完成说明文档，经过验证无误。-• JPEG baseline encoding JPEG ITU-T T.81 | ISO/IEC 10918-1 • Standard JFIF header v 1.01 automatic generation • Color images only (3 components, RGB 24 or 16 bit, YUV input) • T
rx_tx_module
- RS232串口通讯在的FPGA应用的v原代码-The v original code of the RS232 serial port communication in FPGA applications
TLC549ADC
- FPGA 控制TLC549的ADC V原代码-The FPGA control TLC549 ADC V source code
fPGA_LED
- FPGA开发板做的一个简单LED驱动，使用Verilog语言实现- This is an example of a simple 32 bit up-counter called simple_counter.v It has a single clock input and a 32-bit output port module simple_count(input clock , output end of module counter
bin2chuan
- 在FPGA开发板上座的输出波形的实验，输出波形通过示波器显示出来-// This is an example of a simple 32 bit up-counter called simple_counter.v // It has a single clock input and a 32-bit output port module simple_count(input clock , output reg [31:0] counter_out) always
projet
- Nous nous proposons de construire un système d’acquisition à partir du « SPARTAN 3A FPGA starter kit board » de XILINX et des périphériques de cette carte dans le cadre du TP « acquisition de données » . Le kit comprend un ADC deux vo
tftlcd
- 正点原子tftlcd的fpga驱动（三个tft*.v)，还包括了大西瓜fpga开发板的数码管驱动和一个运行屏保的小功能，quartus6.0下开发。除了初始化代码，其他控制与主流tftlcd兼容。-verilog languge tftlcd driver
Triple-Rate---DualLink-FPGA-IP-v-2.0-Jul-2008
- Parallel to 5 pair HDSDI encode/decode
V-6-FPGA-Configure-Guide
- Xilinx公司的Virtex-6配置指南，是详细的官方指南-Virtex-6 configuration guide Xilinx company, is the official guide
mseq
- 在fpga开发板上运行，生产m序列。 包括m1.v为主文件，mtest.v是测试文件，用于modelsim 仿真-In fpga development board to run the production m sequence. Including m1.v primary file, mtest.v is a test file for modelsim simulation
NAND_flash_verilog_vhdl
- 很好的NAND Flash 硬件驱动语言，支持VHDL和verilog 语言方便移植，如果有想用FPGA直接驱动NAND flash而又不知如何下手的朋友肯定喜欢。- NAND Flash Controller Reference Design =============================================================================== File List 1.