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FPGAEPP.files
- USB、串口、并口是PC机和外设进行通讯的常用接口，但对于数据量大的图像来说，若利用串行RS-232协议进行数据采集，速度不能达到图像数据采集所需的要求；而用USB进行数据采集，虽能满足所需速度，但要求外设必须支持USB协议，而USB协议与常用工程软件的接口还不普及，给使用带来困难。有些用户为了利用标准并行口(SPP)进行数据采集，但SPP协议的150kb/s传输率对于图像数据采集，同样显得太低。因此,为了采集数据量大的图像数据,本文采用了具有较高传输速率的增强型并行口协议(EPP)和FPGA，
HardwareSolutionforRSEncodingandDecodinginWideBand
- 提出了欧氏算法和IDFT相结合的RS码流式解码方案,并在FPGA芯片上予以实现。计算机仿真和实测表明,该方案在GF(28)的符号速率可达50MHz以上,最大延时为640ns,满足了高速宽带无线接入网中抗干扰编译码的需求。
RS232
- FPGA实现RS-232串口收发的Verilog程序，已经调通。
RS_decoder
- 高速RS编码算法及FPGA实现,一篇文章,写的很好,介绍了接收机中常用的RS编码的原理,指标与实现,觉得有用就看看吧.
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- RS译码的Euclid算法及其FPGA实现
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- 基于FPGA自适应高速RS编译码器的IP核设计
ThedesignofUniversalAsynchronousReceiverTransmitte
- 本课题所设计的UART支持标准的RS．232C传输协议，主要设计有发送模块、接收模块、线路控制与中断仲裁模块、Modem控制模块以及两个独立的数据缓冲区FIFO模块。该模块具有可变的波特率、数据帧长度以及奇偶校验方式，还有多种中断源、中断优先级、较强的抗干扰数据接收能力以及芯片内部自诊断的能力，模块内分开的接收和发送数据缓冲寄存器能实现全双工通信。除此之外最重要的是利用口模块复用技术设计数据缓冲区FIFO，采用两种可选择的数据缓冲模式。这样既可以应用于高速的数据传输环境，也能适合低速的数据传输场
miniuart2
- 用ＶＨＤＬ在CPLD/FPGA上实现与PC机的RS232通信-This UART (Universal Asynchronous Receiver Transmitter) is designed to make an interface between a RS232 line and a wishbone bus, or a microcontroller, or an IP core. It works fine connected to the serial port of a
new_RS_Verilog
- 这是基于FPGA的RS编解码的实际例子。我已经调试完成！- This is arranges the decoding based on FPGA RS the actual example. I already debugged complete!
RS-design-on-FPGA
- RS算法设计在fpga上的实现文章，很详细-RS design on fpga pdf
RS-encode_FPGA
- 利用FPGA开发软件 进行rs编码的仿真 模拟RS编码的过程步骤-rs code in FPGA
RS-232CUART
- 主要是利用FPGA进行串口的通信 其中利用到FPGA的开发软件QUARTUS -verilog NIOS UART
RS
- 在CMMB,IEEE 802.16d及DVB标准中RS码编解码器的设计与实现，其算法及FPGA实现，RS编解码的C源代码程序-Design and implementation of RS encoding and decoding in CMMB, IEEE 802.16d, and the DVB standard algorithm and FPGA implementation, RS codec C source code program
rs
- 基于fpga的rs码编码器与译码器的设计与实现-Design and implementation of rs code encoder and decoder based on fpga
RS-deRS
- 总体设计RS编码解码方案，分析各种RS编码方式，并在FPGA上实现，证明设计可行性。-The overall design of RS encoding and decoding schemes, analysis of various RS encoding and implemented on the FPGA, to prove the feasibility of the design.
fec
- RS编码电路 ，包括乘法器的模块和编码部分 RS编码器\mula_0.v RS编码器\mula_1.v RS编码器\rscode.v(The RS encoding circuit includes a multiplier module and an encoding section RS encoder \mula_0.v RS encoder, \mula_1.v, RS encoder, \rscode.v)
rs_code
- FPGA实现了RS（255，239）的编译码模块(FPGA implements the RS (255239) encoding and decoding module)
RS
- 本文设计了基于FPGA的，用verilog HDL语言描述的在伽罗华域GF（ ）上的RS（6,4）编码器。在ISE软件上用verilog HDL语言分别对每个模块进行描述，然后在软件上进行编译、仿真，最终实现RS（6,4）编码，下载之后用chipscope采集数据，分析符合仿真结果，达到设计的要求。(This paper is designed based on FPGA, described by Verilog HDL language in Galois field GF () on RS
Zircon_Digital
- 多选一多路器，三人表决器，触发器，RS寄存器(Choose a road, three people vote, trigger, RS register)
宽带单载波频域均衡系统设计与FPGA实现
- 单载波频域均衡(SC-FDE)是数字通信中克服多径衰落的有效技术。宽带通信系统中 应用单载波频域均衡系统设计，实现137.5 MHz 载波下27.5 Mbps 的码元传输速率。同时在系统中 添加1/2 码率卷积码与(239,223)里德-所罗门(RS)码的级联信道纠错编码，提高系统的可靠性。完成 单载波频域均衡系统设计，分析设计系统的关键技术，最终在现场可编程门阵列硬件平台上进行 系统实现、调试和验证，完成系统实际误码率的测试。