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当前位置: 首页 资源下载 搜索资源 - verilog 串口

搜索资源列表

  1. uartok

    0下载:
  2. 采用verilog编写的串口通信程序,采用了状态机设计!程序简单,消耗资源少-Serial communication written by verilog hdl. It is designed with FSM. The program is simple,and consume resource is few.
  3. 所属分类:串口编程

    • 发布日期:2008-10-13
    • 文件大小:431689
    • 提供者:陈旭
  1. uart_verilog_v1

    0下载:
  2. uart d的verilog 程序,可以实现普通串口功能-UART d Verilog procedures can be achieved ordinary serial port function
  3. 所属分类:串口编程

    • 发布日期:2008-10-13
    • 文件大小:5419
    • 提供者:梁启
  1. Uart_TR

    0下载:
  2. Verilog编写的简单异步串口 完全原创,站长请查看内容-Verilog prepared by the simple asynchronous serial completely original, the station can be accessed content
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:290200
    • 提供者:李馨帆
  1. Verilog_Development_Board_Sources

    0下载:
  2. 朋友,我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的,现在就将她的Verilog源码也一并贡献给大家:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code q
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3152400
    • 提供者:Jawen
  1. VHDL_to_UART

    0下载:
  2. 用VHDL编写的串口通讯程序,包括几个不同的程序例子,也可以用verilog进行改写。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3580
    • 提供者:汪毅
  1. SPI_verilog_vhdl

    0下载:
  2. SPI串口的内核实现 分verilog和HDLC实现
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:13535
    • 提供者:qian
  1. tx

    0下载:
  2. 自己编写的串口UART发送的Verilog模块。与FIFO连接,可以实现自动连续发送。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:7321
    • 提供者:YongZhiLi
  1. rxd

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  2. 自己编写的串口UART的接收Verilog模块,支持中断和查询方式接收,对信号的畸变适应能力强。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1816
    • 提供者:YongZhiLi
  1. UART

    0下载:
  2. UART 串口程序,verilog语句,很好的实现了UART的通信功能!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:182822
    • 提供者:王和国
  1. uart_rx

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  2. actel A3P250 fpga用VERILOG HDL语言实现串口功能的源代码
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2014-01-18
    • 文件大小:533137
    • 提供者:wuqj
  1. RS232

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  2. FPGA实现RS-232串口收发的Verilog程序,已经调通。
  3. 所属分类:串口编程

    • 发布日期:2008-10-13
    • 文件大小:2180
    • 提供者:鲁东旭
  1. uart

    0下载:
  2. 用Verilog实现的串口异步通信,适用于RS232
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1126543
    • 提供者:王权
  1. aes_core

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  2. Verilog实现AES加密算法 密码模块作为安全保密系统的重要组成部分,其核心任务就是加密数据。分组密码算法AES以其高效率、低开销、实现简单等特点目前被广泛应用于密码模块的研制中。密码模块一般被设计成外接在主机串口或并口的一个硬件设备或是一块插卡,具有速度快,低时延的特点。而从整体发展趋势来看,嵌入式密码模块由于灵活,适用于多种用户终端、通信设备和武器平台,将会得到更加广泛的应用
  3. 所属分类:加密解密

    • 发布日期:2014-01-18
    • 文件大小:79633
    • 提供者:yuansuchun
  1. SPI

    0下载:
  2. 用Verilog语言实现FPGA串口通信(Using Verilog language to realize FPGA serial communication)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:15360
    • 提供者:柠檬琉璃夏
  1. eyye

    0下载:
  2. 一个完整的viterbi(2,1,7)编码程序,使用的是Verilog语言()
  3. 所属分类:串口编程

    • 发布日期:2018-05-03
    • 文件大小:29696
    • 提供者:Jolxus
  1. UART_FPGA

    0下载:
  2. FPGA下的UART串口通信协议及控制器设计(UART serial communication protocol and controller design under FPGA)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:1024
    • 提供者:Dream0
  1. sobel

    1下载:
  2. 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测,工程文件可在quartus13.1以上版本打开;工程使用到ram、fifo、pll三种ip核,design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块,sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果;测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化,再将生成文件中数据用串口发给FPGA,边缘检测结果会通过VGA输出。(Written by Ve
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-07-14
    • 文件大小:10222592
    • 提供者:丶大娱乐家
  1. teacher_uart

    1下载:
  2. 由verilog编写的uart收发模块,能够在串口助手发送字符,并在数码管上显示,开发板为basys3 内置约束文件(The UART transceiver module written by Verilog can send characters to serial assistant and display them on the digital tube. the development board is built-in constraint file of basys3)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-03-27
    • 文件大小:1925120
    • 提供者:abc1997
  1. SPI_UART

    2下载:
  2. SPI读写AD9361,通过串口回读关键寄存器读写是否正确。(SPI reads and writes AD9361, reads and writes the key registers correctly through the serial port.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-03-04
    • 文件大小:12346368
    • 提供者:sanshutingfeng1
  1. 04_uart_test

    0下载:
  2. 基于FPGA的串口通信实验,用的是黑金板子CYCLONE IV(FPGA UART test code,simple and easy to study,good)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-02-26
    • 文件大小:3529728
    • 提供者:年轻的国王
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