搜索资源列表
simple_fifo
- verilog HDL原码 一种简单的同步FIFO原码，可以被综合-verilog HDL original code a simple synchronous FIFO original code, which can be integrated
fifo_datapath
- verilog实现，串转并通过fifo再并转串，可以满足输入速率自由输出的一半时，输出仍可持续发送-verilog achieved, and through serial switch and switch again fifo Series, Rate free importation to meet half of the output, the output is still sustainable Send
rs_decoder_31_19_6.tar
- Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
!061210[1].pdf
- 基于FPGA的异步FIFO的软硬件实现,通过VERILOG编程实现后下载到FPGA芯片
syn_fifo
- 同步FIFO的verilog编码 -synchronous FIFO verilog coding synchronous FIFO verilog Synchronous Code FI FOR the verilog coding synchronous FIFO verilog coding
fifo_ver_131
- fifo verilog hdl 源程序-fifo verilog hdl source
FIFO_v
- FIFO的verilog实现，内附testbench和文档说明-FIFO verilog achieve, enclosing testbench and documentation shows
FIFO_Syn
- 同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合
4VerilogFIFO
- 一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合
FIFO_synthesised
- verilog语言编写可综合FIFO。简单实用
Syn_FIFO
- 一个可综合的同步FIFO的verilog源代码
s_fifo
- 一个verilog语言描写的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard memory chip for storage.两种方式,包含testbench
good20FIFO1_1156903973
- 设计FIFO,使用VERILOG的一篇文章
tx
- 自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。
afifo
- 异步fifo的verilog程序，含有测试平台
generic_fifos.tar
- Generic FIFO, writen in verilog hdl
async_fifo2_corrected
- FIFO的部分verilog代码，其余部分我会陆续上传，
Verilog_FIFO_ram
- 一个可以综合的Verilog 写的FIFO存储器，word格式
16550
- UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。
Verilog实例代码
- 一些verilog模块的代码与tb，常见的同步异步FIFO，RAM和适合新手学习