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DE2_TV
- 一个模拟视频输入转VGA视频输出的Verilog程序，视频解码芯片采用ADV7181B，VGA DAC采用ADV7123，强力推荐-an analog video input to VGA video output Verilog procedures, Video decoder chip used ADV7181B, VGA DAC used ADV7123, strongly recommended!
VGAverilog
- VGA的控制方法的verilog代码，还不错！-VGA control of verilog code, quite good!
sc
- 用verilog编写的乒乓球游戏，内带ps2，VGA驱动，下载到spantan3开发板上即可使用（原创）
VGA_LCD_IP
- vga ipcore的verilog代码
S6_VGA_change
- verilog源代码，quartusII工程。程序实现VGA时序。控制VGA显示器输出图形。在quartusII中客直接运行，
vga680x480_color_bar_216_graduate
- 用Verilog做的VGA 480X640彩色驱动
code
- CPLD驱动VGA显示器的VERILOG源代码．
vga_box
- 一个用verilog语言实现的包含：键盘扫描，led驱动、vga视频输出的例子。功能为用键盘控制一个方块的显示位置。需要有fpga板子支持。
pong
- vga verilog codes which design a pong game and output to vga monitor
altera_tft_lcd_controller
- Altera 开发环境下的VGA控制源码，Verilog HDL语言编写，支持sopc环境下操作以及驱动
vgatest
- VGA实验的Verilog HDL代码用于FPGA
total
- 综合应用程序，包括VGA显示，温度测量等，便于初学者掌握使用verilog HDL语言的进行综合设计和使用(Comprehensive application program, including VGA display, temperature measurement and so on, is easy for beginners to master and use Verilog HDL language for comprehensive design and use.)
ov5640
- OV5640的VGA显示程序，Verilog语言(OV5640's VGA display program, Verilog language)
sobel
- 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Ve
A4_Da_Top
- 利用AD、DA和VGA三个外设来实现简易示波器，DA外设发送正弦波给AD外设，AD外设解析成数字信号将数据送给VGA外设进行显示。在VGA上可以看到DA外设发送的波形、波形频率和波形峰峰值。(The simple oscilloscope is realized by using AD, DA and VGA peripherals. The DA peripheral sends sine wave to the AD peripheral, and the AD peripheral res
isetest
- 实现了打砖块游戏，verilog语言，vga显示，简单易懂(Brick playing game, Verilog language, VGA display, simple and easy to understand)
基于ov7670摄像头的VGA显示（FPGA）
- 系统上电后，先配置 OV7670 的寄存器，配置完后实时采集OV7670 的输出图像存储到DDR2 中，再实时的读出图像数据到 VGA 显示器中显示。代码采用verilog编写，适合开发者学习参考。
vga
- 直接在quartus 2上运行，然后烧进试验箱，可以播放梁祝，连线就两根，一根连20MHZ，一根连蜂鸣器输入端，另一头连拓展插槽的B01，按键1控制播放、暂停，模式5，可以用点个赞，(Run it directly on quartus 2, and then burn it into the test box. You can play Liang Zhu. There are only two wires, one is 20MHz, one is buzzer input, the oth
sobel算法verilog实现
- 使用sobel算法完成了在FPGA平台上对图像的边缘化处理，并且可以将边缘处理的结果通过引脚输出，通过vga接口显示在电脑显示器上。
lab6
- 使用vivado和Xilinx开发板实现VGA图像显示，开发板为Xilinx Artix-7(Using vivado and Xilinx development board to realize VGA image display, the development board is Xilinx artix-7)