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MIPS_IP
- 经典的RISC 计算死体系MIPS 源码VHDL版-Classic RISC MIPS source computing system for VHDL version of death
ww1
- 本例实现的检测是否有三路信号输入，如果有可输出一个高电平，同时可计算第一路与第三路之间相差的脉冲数，使用vhdl语言与图形结合的方法。-Achieved in this case detect three-way signal input, if there is a high output, while the first road and calculate the difference between the third way of pulses, using vhdl languag
ditietickets
- 利用VHDL语言实现地铁售票系统的设计。售票系统根据途经站数自动计算票价-Using VHDL language metro ticket system. Ticketing system automatically calculated according to the number of fares via station
pl_autoVHDL
- 自动售货机VHDL。具有货物信息存储，进程控制，硬币处理，余额计算，显示等功能。-Vending machine VHDL. With the cargo information storage, process control, coin handling, balance calculation, display and other functions.
gj-2s
- 基于赛灵思EXCD-1的FPGA开发板，使用ISE10.1开发环境，使用VHDL语言编写，功能为计算输入方波的频率。输入方波，输出方波的频率，用数码管显示，每2s更新一次。管脚配置见工程。-Based on the FPGA Xilinx EXCD-1 development board, using ISE10.1 development environment, using the VHDL language, functions for calculating the frequency
alu
- VHDL实现的算术逻辑计算单元（ALU），包括modersim测试文件，即仿真结果。-VHDL implementation of the arithmetic logic calculation unit (ALU), including modersim test file, the simulation results.
digital-quadrature-down-converter
- 基于FPGA的数字正交下变频器设计,在ALTERA的DE2开发板上设计一个多相滤波结构数字正交变换器。其中多相滤波模块是最关键模块，该模块将64阶滤波器的系数分成奇偶两路，并通过VHDL常数的方式存储在模块内部。这些常数是通过在MATLAB中调用FDATool，根据滤波器的参数要求来生成的。这些浮点格式的滤波器系数还需要在MATLAB中计算成二进制补码的形式，才可以存储在模块中。-FPGA-based digital quadrature down-converter design, ALTER
summator
- 加法器是产生数的和的装置。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。加法器可以用组合逻辑电路实现也可以用VHDL语言实现。-Adder is generated and the number of devices. Arithmetic logic unit is used as a computer
CORDIC_SinCos_VHDL
- 用 VHDL 语言写的 Cordic模块，来计算正、余弦函数，包括仿真激励和仿真截图。-use Cordic to compute sine and cosine fuction in VHDL
pingliji
- 这个是包含频率计算和占空比计算的vhdl代码，希望大家多多交流。-This includes frequency calculation, and the duty cycle is calculated vhdl code, hope that we exchange.
Fibonacci
- Fibonacci数列的VHDL实现，程序细分为了各个模块实现了Fibonacci数列计算。Fibonacci数列：1,1,2,3，5，8...即当前元素为前两个元素之和。-Fibonacci sequence of VHDL, the program modules in order to achieve sub-Fibonacci series. Fibonacci numbers: 1,1,2,3,5,8 ... that is the current element and the fi
frequency-meter-of-same-precision
- 本系统采用了以Altera芯片EPF10K10LC84-4和单片机仿真器伟福H51/S POD-H8X5X 为核心，同时辅有8位七段数码管和7219数码管驱动芯片。设计使用max+plus2，keil3和伟福开发环境，其中FPGA计数功能，FPGA与单片机的接口通信，单片机计算数据并驱动显示模块等功能。 系统实现了4hz~12Mhz频率的测量，并利用科学计数法显示。测量相对误差在0.005 以内，每个频段均显示6位有效数字。 本系统的特点在于高精度，显示界面科学友好。硬件部分VHD
MULTI8X8_
- 用VHDL语言写的，八位乘法器设计，带了八位数码管显示，可实时显示输入的乘数和被乘数，以及计算结果-Written in VHDL language, the eight multiplier design, with eight digital tube display, can display real-time input of the multiplier and multiplicand, and calculated results
filter
- 各种模块实现10阶FIR滤波器,用matlab中的fdatool计算出设计的滤波器的系数，再利用VHDL编写各模块程序，实现滤波器-Various modules to achieve the10order filter based on FIR, using MATLAB FDATool calculates the design of the filter coefficients, then use VHDL to prepare procedures for each module, t
Mcalculation2a
- vhdl语言实现加减乘除计算算器设计主程序模块可直接使用。 -VHDL language, Math calculation and the design of the main program module can be used directly.
miaobiao
- 秒表应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。 秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为B
taxi-price-evaluator_VHDL
- 基于VHDL的出租车计价器，具有计时和路程计算功能，VHDL重在实践-VHDL-based taxi meter, timing and distance calculation function, VHDL is Practice
cordic
- 基于VHDL语言编写，可下载到FPGA板子上实现的cordic算法实现的设计，并用该算法实现sin和cos的计算，计算结果显示在数码显示管上，已包含按键防抖动功能的实现。-Based on VHDL language, can be downloaded to the the cordic algorithm implemented in the FPGA board to achieve the design and calculation of sin and cos using this
FIR
- fir数字滤波器，VHDL语言编程，先通过MATLAB计算得到参数。-fir digital filter VHDL language programming, first obtained by MATLAB calculated parameters.
ln
- vhdl写的自然对数计算，通过cordic迭代出的结果。提高精度需要增加迭代次数。-write vhdl natural logarithm, cordic iterate through the results. Improve the accuracy of the need to increase the number of iterations.