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FIFO_Memory
- VHDL设计——FIFO存储器设计-VHDL design -- FIFO design
fifo_vhd_131
- fifo vhdl源程序-fifo vhdl source
ram
- 本原代码中利用VHDL语言编写了RAM、FIFO、ROM等常用的存储和缓冲部件，完全的代码在ALTERA的FPGA上已经通过仿真测试，保证可用.-primitive code using VHDL prepared RAM, FIFO, ROM, and other commonly used storage and buffer components, complete code in the Altera FPGA simulation test has been passed to ens
buffervhdl
- 电子EDA,VHDL语言设计8位的fifo数据缓冲器的vhdl源程序
fifo_vhd
- vhdl编写的fifo程序-VHDL procedures prepared by the fifo
ramlib_06
- 这是一个有关FIFO的VHDL 程序。。。请大家下载分享。
fifo_VHDL
- FIFO的源代码，详细描述FIFO的工作原理和过程，用VHDL编写。
video_fifo
- 有关视频方面的fifo设计,vhdl编写
fifo8_8
- 8*8位的fifo数据缓冲器的vhdl源程序。经过quartus ii 6.0 验证成功。
generalFIFO
- 通用FIFO的VHDL编程 字深和字长可以自己设计
16×4bitFIFO
- 16×4bit的FIFO设计,VHDL语言编的的，能在ISE上仿真出来结果。
sram
- FPGA向SRAM中写入数据(VHDL编程)，包含通用fifo，sram等
fifo8x9
- 8位深，9位宽FIFO VHDL源码设计，如需改进可在此基础上扩展
asyn_FIFOrealizedbyVHDL
- 一个比较经典的用VHDL实现的FIFO论文
uart_regs
- 可以直接下载到芯片用的带有FIFO的完全UART程序，vhdl语言编写。
usb
- 使用68013的测试程序，包含68013固件程序（采用slave FIFO bulk同步读写，EP2 OUT，EP6 IN），驱动，PC端测试用程序。CPLD的VHDL代码
fifo_vhdl
- 基于vhdl语言实现的fifo控制器。经过仿真及实际测试-failed to translate
lcd-code
- 比较完整的LCD接口代码，verilog编写，分为6800和8080两种CPU接口，且有完整的仿真程序-Relatively complete LCD interface code, verilog prepared 6800 and 8080 is divided into two types of CPU interfaces, and there is a complete simulation program
ref-sdr-sdram-verilog
- SDRAM的vegilog代码，做一个SDRAM的封装成为SRAM一样进行操作。一个顶层文件下由三个模块-SDRAM
VGA-VerilogHDL
- 用Verilog HDL编写的VGA显示驱动程序-Verilog HDL prepared with VGA display driver