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verilog
- 通过I2C接口读写EEPROM 在本项目中，我们利用Verilog HDL实现了部分I2C总线功能，并能够通过该总线对AT24C02进行读写操作。为了便于观察读写eeprom的结果，我们将读写的数据同时显示在七段数码管上，并设定读写的数据从0到255不断循环，这样就可以方便进行比较。 -Through the I2C interface to read and write EEPROM in this project, we use Verilog HDL to achieve some o
EDA
- 利用 VHDL 设计的许多实用逻辑系统中，有许多是可以利用有限状态机的设计方案来 描述和实现的。无论与基于VHDL 的其它设计方案相比，还是与可完成相似功能的CPU相 比，状态机都有其难以逾越的优越性，它主要表现在以下几方面： h由于状态机的结构模式相对简单，设计方案相对固定，特别是可以定义符号化枚举 类型的状态，这一切都为 VHDL 综合器尽可能发挥其强大的优化功能提供了有利条件。而 且，性能良好的综合器都具备许多可控或不可控的专门
DES_Encrypt_Decrypt_Verilog
- DES加密算法的Verilog HDL实现，带模式选择端口，可以实现加密和解密，已经modelsim仿真通过。-Des En/Decrypt,Verilog HDL code
8-Bit-Up-Counter-With-Load
- 8位计数器与负荷 -----------------------8位计数器与负荷 -8-Bit Up Counter With Load 1------------------------------------------------------- 2-- Design Name : up_counter_load 3-- File Name : up_counter_load.vhd 4-- Function : Up counter
mc
- 通过VHDL实现H.264算法中的半像素插值模块。该模块儿可在30个周期内完成一个4x4块的横纵斜插值。-H.264 algorithm by VHDL implementation of the half pixel interpolation module. The module can be in 30 children complete a cycle of vertical and horizontal 4x4 block Xiecha value.
h264header
- VHDL file for h.264 header
h264invtransform
- H.264 inverse transform in VHDL
h264quantise
- H.264 quantization block in VHDL.
hardh264-src.tar
- VhDl code for low-power design of h.264 system architecture
bb74300fc549
- vhdl code low-power design of h.264 system architecture
PCM
- 本例设计一个码率为500kb/s，字长为8 位、帧长为128 个字、帧同步码为EB90H 的PCM 采编器。用VHDL语言实现的。-This designs a code to lead for the 500 kbs|s, the word is long for 8, the growing is synchronous code of for 128 words and for the EB90 H of PCM adopt to weave a machine.Use what VHDL
hardh264
- H.264的VHDL描述，可直接在FPGA上仿真运行，也可供学习用-VHDL descr iption of H.264. It can be run on FPGA, and also can be used for study
Henson
- h.264 vhdl code its the vhdl code of Video compression formats Lossless data compression algorithms
texio-user-method
- T E X T I O 在V H D L 仿真与磁盘文件之间架起了桥梁，使用文本文件扩展V H D L 的仿真功能。本文介绍 TEXTIO 程序包，以一个加法器实例说明TEXTIO 的使用方法，最后使用ModelSim 对设计进行仿真， 并分析仿真结果。-TEXTIO between VHDL simulation and bridges the gap between the disk file, use a text file extension of VHDL simulation
CAVLE-h264
- 本压缩文件包含了h.264压缩算法中的CAVLE的编解码模块（Verilog和VHDL两个版本），包含有仿真的testbench测试文件，综合后可以直接使用-The compressed file contains the h.264 compression algorithm CAVLE codec module (Verilog and VHDL both versions), including a simulation testbench test file, can be used d
context_modeler_project_1
- VHDL CODE OF context modeler part CABAC (context adaptive binary arithmetic coder) in H.264-VHDL CODE OF context modeler part CABAC (context adaptive binary arithmetic coder) in H.264
hardh264
- h.264 encoder using vhdl
intra4x4
- Intra4x4 in VHDL for H.264 encoder. this module work with 3 intra prediction mode
max31855开发资料
- MAX31855热电偶转换器开发流程 一、 准备硬件和相关知识 1. 硬件：一块开发板、逻辑分析仪、热电偶（常用的K型热电偶）、杜邦线等； 2. 相关知识： VHDL基础、SPI通信； 二、 max31855datasheet编程用到的部分： 1．电路连接图 2．串行接口时序特性 3 .串口时序 4.引脚分配 5.热电偶温度格式 三、程序编写 /** *****