搜索资源列表
02
- 基于VHDL的全数字锁相环的设计 有关键部分的源代码 hehe !
testbench
- 一个自己编写的全数字锁相环及其测试向量，比较简单但功能基本达到。
clkrecoveryDPLL
- 用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
DPLL_verilog
- 一阶全数字锁相环VERLOGIC程序代码，调试通过。
Matlab_model
- 在MATLAB环境下，对全数字锁相环的仿真，分析锁相环的性能参数
adpll
- 全数字锁相环 功能与74297相同 提供参数配置
ADPLL.rar
- 全数字锁相环（adpll)的部分源程序代码，是其中最重要的部分。,All-digital phase-locked loop (adpll) part of the source code, is one of the most important part.
pll_code
- 全数字锁相环的verilog源代码-全数字锁相环的verilog源代码
bit-sychronization
- 全数字锁相环实现位同步，通过3个触发器实现码元的边沿提取。基带码采用M序列仿真。-DPLL to achieve bit synchronization, achieved through three trigger symbol of the edge extraction. Baseband codes using M-sequence simulation.
VHDL-FPGA-ALL-digital-DDLL
- VHDL 全数字锁相环 ise7.1i环境实现 内有代码 和时域仿真结果-A VHDL language based on all digital phase-locked loop DPLL VHDL realization
a-adpll-based-on-fpga
- FPGA实现的VHDL语言的全数字锁相环-a adpll based on fpga
FdplllzipP
- ＦＰＧＡ实现全数字锁相环，运用硬件描述评议议verilog HDL，顶层文件ＤＰＬＬ．Ｖ -FPGA implementation of DPLL, the use of hardware descr iption council meeting Verilog HDL top-level file DPLL is. V
ver3
- 全数字锁相环的verilog代码，希望能有帮助-The DPLL verilog code, hoping to help! ! !
PLL
- 基于TMS320F28335的全数字锁相环的设计-The design of the digital PLL based on TMS320F28335
verilog
- 全数字锁相环的verilog源代码，用于FPGA开发全数字锁相环-DPLL verilog source code for FPGA development DPLL
DLF
- 可增可减的计数器，可以用于全数字锁相环中的环路低通滤波器-Either upwards or downwards counter low-pass filter can be used for all-digital phase-locked loop in the loop
dpll
- 用verilog编写的全数字锁相环，包括鉴相器，模K计数器，加减脉冲模块和分频模块，都经过验证-verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider
pll_zsy.v
- 全数字锁相环程序 此程序基于VHDL编写 可以完成相关功能-All digital phase-locked loop based on VHDL write program this program can complete the relevant function
DPLL
- 一个全数字锁相环，可用于信号的复用中，进行调制和借条操作。-A digital phase-locked loop can be used to signal multiplexing, modulation and IOU operations.
ADPLL
- verilog语言编写的fpga的全数字锁相环ADPLL程序-Verilog language FPGA all digital phase-locked loop ADPLL program