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jtdvhdl
- 自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA； 通过了仿真、运行。时间可以设置为随意的两位数.-code and jpf
chengxu
- 一个分频器，一个卷积编码器的程序，都是VDHL的-A frequency divider, a convolutional encoder program, are VDHL of
vhdl-examples
- VHDL写的100多个经典例子，适合初学者。包括分频器，简易时钟等-VHDL written more than 100 classic example, suitable for beginners. Divider, the simple clock
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- 根据交通灯控制器的功能与要求，将其总体电路分为分频器、信号控制器两个模块。-According to the traffic light controller functions and the requirements of the overall circuit is divided into its divider, the signal controller two modules.
fen1to7
- 这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7-This is my ISP programming experiment in the preparation of an independent descr iption of the use of behavior to achieve the prescaler, through two parallel processes on the input signa
FREDIV
- 无限分频器,VHDL编写，可以实现奇数和偶数分频。-Unlimited divider, VHDL development, can be odd and even frequency.
divclock
- 基于VHDL的各种分频器的设计。很好用，可修改成各种通用分频器-VHDL-based design of the various divider. Very good, and can be modified into a variety of common divider
VHDL
- 基于vhdl数控分频器的设计与应用，少有的关于分频方法的介绍-Divider based on vhdl design and application of NC
dianziqin
- 这个程序是利用Quartus II编写的利用数控分频器设计硬件电子琴，主系统由3个模块组成，顶层设计文件内部有三个功能模块：SPEAKER.VHD 和TONE.VHD和NoteTabs.vhd。模块TONE是音阶发生器，模块SPEAKER中的主要电路是一个数控分频器，NOTETABS模块用于产生节拍控制和音阶选择信号。-This program is the use of Quartus II design prepared by the use of CNC divider hardware
sanfenpin
- verilog 三分频 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。-verilog-third of the frequency divider is a FPGA design, very high frequency of use, one of the basic design, although most of the designs in
music_disply
- 音乐播放器 中的数控分频器 后续还需要添加一个分频的电路-Music player in the follow-up of NC divider also need to add a sub-frequency circuit
uart
- RS232控制分频,实现占空比和频率可以控制的分频器-verilog RS232
20080108103305384
- 本系统是采用EDA技术设计的一个简易的八音符电子琴和音乐发生器，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统由乐曲自动演奏模块、乐器演示模块琴/乐功能选择模块、音调发生模块和数控分频模块五个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值.-The system is designed using EDA technology with a simple ei
xiyiji
- 洗衣机控制程序，包括分频器，计数器，触发控制器等。-Washing machine control procedures, including the divider, counter, trigger controller.
vhdl
- 3分频 器，LED分位译码电路，交通控制器，序列检测器-four programs based on vhdl
COUNT
- 设计一个最大分频为225的分频器，将50MHz时钟作为输入。分频器可以通过计数器来实现，通过一个25位的计数器，然后在最后一位输出，则产生了一个最大分频为225的分频器。-Design a maximum frequency divider 225, the 50MHz clock as input. Divider can be achieved through the counter, through a 25-bit counter, and then the last one out,
zidongpinlv
- 4位自动换挡数字频率计设计 1、 由一个4位十进制数码管（含小数点）显示结果； 2、 测量范围为1Hz~9999KHz； 3、 能自动根据7位十进制的结果，自动选择有效数据的高4位进行动态显示（即量程自动转换），小数点表示是千位，即KHz； 4、 为检测设计正确与否，应将时钟通过PLL和手控分频器产生宽范围的多个频率来测试自动换档频率计功能。 -4 automatic transmission design a digital frequency meter, by a 4
VHDLqiangdaqi
- VHDL四路抢答器该任务分成七个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块，最后是撰写顶层文件。-VHDL four Responder divided into seven modules of the design task, namely: Responder identification module, timing module Responder, Responder scoring module, frequency
VHDL_fre_div
- 使用VHDL进行分频器设计 本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设 计，包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过Synplify Pro或FPGA生产厂商的综合器进行综合，形成可使 用的电路，并在ModelSim上进行验证。-For crossover design using VHDL This paper describes the use of ex
div63
- 可以对增量式编码器输出的AB相信号进行整数分频。有一个简单的通讯接口，可设定分频大小。 -Incremental encoder can output an integer number for AB believe frequency. There is a simple communication interface, can set the size frequency.