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搜索资源列表

  1. qiangdaqi

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  2. 基于VHDL与FPGA的四路抢答器的设计与仿真。主要模块:抢答、竞争冒险、抢答倒计时、加分减分、超时蜂鸣、按键消抖、答题记时等模块-VHDL and FPGA-based four-way Responder Design and Simulation. Main modules: Responder, competition and adventure, answer in the countdown, plus minus points, overtime buzzer, key debou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1539960
    • 提供者:丫头
  1. qiangdaqi

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  2. 已VHDL语言实现人抢答器,有抢答计时,答题计时,超时报警功能,通过仿真-VHDL language has been one answer device, there is answer in time, answer time, time-out alarm function, the simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4603
    • 提供者:louxy
  1. jifenqi

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  2. 基于vhdl的智力抢答器的程序设计,功能包括抢答 积分 减分 亮灯 等-Responder based on intelligence vhdl program design features include the answer in points by sub-light, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:43139
    • 提供者:tulufan
  1. qiangdaqi

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  2. 一个关于抢答器的HDL设计,完整源代码 Vhdl编程,编译通过-A Responder on the HDL design, complete source code Vhdl programming, compile
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:751
    • 提供者:陈倩
  1. qiangdaqi

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  2. 基于quartus II 软件用vhdl语言写的抢答器实验 源代码、最终生成文件全程奉献-Quartus II software-based language used to write vhdl traffic light test source code, the resulting file full dedication
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:350651
    • 提供者:大毛
  1. Vies-to-answer-first-8-is

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  2. 这是一个八路抢答器的vhdl程序设计论文,经过eda上机检测通过-This is a vies to answer first the program for 8 VHDL design paper, through computer eda detection through
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:194829
    • 提供者:王洪建
  1. VHDLkechengsheji

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  2. 这是VHDL的课程设计 包含三个题目 流水灯 两人抢答器 四人抢答器 刚做完 传上来 共享-This is a curriculum design VHDL contains three topics water lights answer two answer four just finished Chuan-up share
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:53348
    • 提供者:李之如
  1. MultQD

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  2. 基于FPGA的VHDL实现的多人抢答器,可供课程设计参考!-FPGA-based VHDL people Responder available for curriculum design reference!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:223974
    • 提供者:雪圣
  1. qiangdaqi

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  2. 基于可编程软件的抢答器设计,使用的是VHDL语言进行编程-Based on programmable software Responder design,Use VHDL language to program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1184331
    • 提供者:何雨
  1. Responder

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  2. 基于VHDL语言的抢答器,各个模块的功能1.抢答器同时供N名选手,(此处假设4个)分别用4个按钮S0~ S3表示。 2.设置一个系统“开始复位”开关S,该开关由主持人控制(当主持人按下该开关后以前的状态复位并且开始计时抢答)。 3.抢答器具有锁存与显示功能。即选手按动按钮,锁存相应的编号,并在LED数码管上显示,同时扬声器发出报警声响提示。选手抢答实行优先锁存,优先抢答选手的编号一直保持到主持人将系统清除为止。 4. 抢答器具有定时抢答功能,且一次抢答的时间(0-99S)。当主持人启
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4920
    • 提供者:linhaiquan
  1. qiangdaqi11

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  2. 用VHDL语言设计一个抢答器系统,能反映抢答者的抢答并作出回应,xilinx平台-design a answer competition system with language VHDL and platform Xilinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:517397
    • 提供者:张文莲
  1. Four-intelligent-responder-

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  2. 四路智能抢答器的VHDL实现,具有开始和复位功能,同时具有答题倒计时功能-Four intelligent responder VHDL implementation, with start and reset function, simultaneously has the answer countdown function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2677
    • 提供者:杨琦
  1. Control

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  2. vhdl, 抢答器的一些功能,主持人可以控制4个按键,很好的课程设计-VHDL, some of the features of Responder, the host can control the four buttons, good course design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1804
    • 提供者:qiyi
  1. VHDLqiangdaqi

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  2. 基于Quartus的抢答器的设计,用VHDL硬件电路设计实现的模拟电路,用FPGA开发板可看到效果,一共八个按钮,有复位键-Quartus Responder based design using VHDL hardware circuit design and implementation of analog circuits, FPGA development board can see the results, a total of eight buttons, with reset bu
  3. 所属分类:Other systems

    • 发布日期:2017-11-20
    • 文件大小:396789
    • 提供者:蒙靖柳
  1. myqdq

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  2. 该项目实现了一个四路的智力抢答器的基本功能,像抢答鉴别,计时,计分等。-A responder that is realized in VHDL
  3. 所属分类:Other systems

    • 发布日期:2017-04-08
    • 文件大小:221260
    • 提供者:郭郭
  1. qdq

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  2. 用VHDL语言实现四路抢答器功能,抢答之后不能再抢答,除非主持人按下复位键。可以显示四个选手分数,显示答题倒计时的时间,主持人可以控制加减分,分数通过显示屏显示。使用软件Quartus Ⅱ,可以将程序导入FPGA并能运行。有竞争模块,显示模块,分频模块,加减控制模块,计数器模块,蜂鸣器模块,译码模块,计分器模块,锁定模块等。-VHDL language with four Responder function can not answer after answer, unless the hos
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1078571
    • 提供者:陈雍珏
  1. RESPONGDER_ZJDD(6.28)

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  2. 实现思路多功能抢答器,基于FPGA开发板上的VHDL语言设计,主要功能有在抢答和回答倒计时内四个选手按键进行抢答,由主持人按键进行抢答开始和结束;附加有回答问题,在LCD12864上显示问题答案及各组分数等。-Realization of ideas multifunction Responder, FPGA-based development board of the VHDL language design, the main features are the answer and the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2137924
    • 提供者:宁静
  1. Comprehensive-design-report

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  2. 多功能抢答器综合设计报告,报告中记录了各模块的原理,代码,功能等。可作为参考,开发工具为Quartus,VHDL语言。-Multifunction Responder comprehensive design report, which records the principle of each module, code, function and so on. Can be used as reference, development tools for Quartus, VHDL langu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1313686
    • 提供者:dunlana
  1. Example19

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  2. 设计一款基于VHDL的四人抢答器的小程序,按键按下开始抢答,首先按下的键值被数码管显示出来,与此同时,其它按键失去抢答作用。-VHDL-based design a small four Responder program, press the Start button to answer, first press the digital keys are displayed at the same time, other keys lost Responder role.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:254703
    • 提供者:卢进
  1. Digital-competition-responder

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  2. 数字式竞赛抢答器的VHDL程序及实验报告,本抢答器是最多可容纳5位参赛者的数字式抢答器,在QUARTUS II平台中进行了仿真-VHDL procedures and lab reports Digital contest Responder, the Responder is for up to five contestants digital Responder, a simulation platform in QUARTUS II
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:115594
    • 提供者:zhangling
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