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HT1621Control
- 本源程序使用C51控制的PLL(SANYO LC72131)收音,可以通过HT1621驱动LCD显示,有完整的按键控制程序模块,能通过KEY进行各种功能操作,整个程序采用模块化设计,移植方便,可以初学者参考使用.(之前的那个也是我上载的,怎么就没开通?)-C51 use the source control PLL (SANYO LC72131) radio, Driving through HT1621 LCD Display, a complete module button control
grew
- 为了测量 DVD的Jitter ,需要知道刻录时钟。针对 DVD 特殊的数据格式 NRZI,提出一个专用的时钟恢复系 统 ,用于从读出的 RF信号中恢复写时钟。这个系统采用基于锁相环的双环结构。介绍系统结构、各个模块的构成原理、数 学模型 ,并结合 Simulink 给出仿真结果。理论和实验证明 ,该系统既可作为测量 DVD Jitter 的硬件电路设计的参考 ,也可作 为软件设计的工具。-DVD to the Jitter measurement, the burning need
pll_charge_pump
- charge pump for PLL at analog IC design
simulink_labs
- This project allows you to learn communication systems in greater depth. It contains the Simulink files (*.mdl) which are block design files of various communication systems such as AM, DSB-SC, FM, PLL, Data Acquisition, Digital Data Transmission, PC
发射部分采用锁相环式频率合成器技术
- 发射部分采用锁相环式频率合成器技术， MC145152和MC12022芯片组成锁相环，将载波频率精确锁定在35MHz，输出载波的稳定度达到4×10-5，准确度达到3×10-5，由变容二极管V149和集成压控振荡器芯片MC1648实现对载波的调频调制；末级功放选用三极管2SC1970，使其工作在丙类放大状态，提高了放大器的效率，输出功率达到设计要求。,Part of the launch phase-locked loop frequency synthesizer using technolog
frequencySynthesis
- 频率合成器环路滤波器的设计，介绍由集成锁相芯片PE3236 和集成锁相芯片ADF4107 组成的单环锁相环常用的环路滤波器。-Frequency synthesizer loop filter design, introduced by the integrated phase-locked-chip phase-locked PE3236 and an integrated single-chip component Central ADF4107 PLL loop filter common
DDR_interface
- 高速DDR存储器数据接口设计实例. 1. 将文件拷入硬盘 2. 产生DQS模块 3. 产生DQ模块 4. 产生PLL模块 5. 拷贝以上步骤生成的文件到子目录【Project】中 6. 打开子目录【Project】中的DataPath.qpf工程，设计顶层模块 7. 编译并查看编译结果 -High-speed DDR memory interface design data. 1. Copyed into the document hard disk 2. DQS
simulink_labs
- 包括了对不同通信系统的simulink仿真，如AM, DSB-SC, FM, PLL, Data Acquistion, Digital Data Transmission, PCM and Delta Modulation。通过这些可以帮助用户对通信仿真有更深的理解。-This project allows you to learn the communication systems in greater depth by giving you the reins to play wit
fast_pll
- fpga的pll锁相设计，altera器件EP1s25的选用、设计-phase-locked pll of fpga design, altera devices EP1s25 selection, design
pfl_d
- fpga的pll锁相设计，altera器件EP1s25的选用、设计-phase-locked pll of fpga design, altera devices EP1s25 selection, design
2009S3C2410init.S
- 2410Init.s包括了板子上电后的初始话，具体有几个步骤： 讲述S3C2410启动程序设计 1. 屏蔽所有中断，关看门狗。 2. 根据工作频率设置PLL寄存器 3. 初始化存储控制相关寄存器 4. 初始化各模式下的栈指针 5. 设置缺省中断处理函数 6. 将数据段拷贝到RAM中，将零初始化数据段清零 7. 跳转到C语言Main入口函数中-2410Init.s including the board after t
shuanglushuzihecheng
- 摘要 电能表作为用电量的测量工具广泛的应用于各种场合。在电能表校表系统中,需要的最基本的输入信号源是高精度双路正弦信号源,并要求可对其频率、相位、幅值进行调节,来对电能表进行校准。 基于单片机的程控信号源设计，运用数字调相、数字调幅和数字调频等技术，要求实现相位、幅度、频率的高精度程控调节。本文设计了一种利用锁相环频率合成技术和数字波形合成技术组成的程控低频正弦波信号发生器，并给出了调幅、调频、调相的实用电路，频率调节通过改变8253计数器的分频系数来实现；相位调节由51单片机预置计数器
zidongpinlv
- 4位自动换挡数字频率计设计 1、 由一个4位十进制数码管（含小数点）显示结果； 2、 测量范围为1Hz~9999KHz； 3、 能自动根据7位十进制的结果，自动选择有效数据的高4位进行动态显示（即量程自动转换），小数点表示是千位，即KHz； 4、 为检测设计正确与否，应将时钟通过PLL和手控分频器产生宽范围的多个频率来测试自动换档频率计功能。 -4 automatic transmission design a digital frequency meter, by a 4
Dean_PLL_2nd_loop_filter_org
- Dean 的PLL Performance,Simulation and Design 这本书里2nd 滤波器PLL求解的matlab程序-Dean of the PLL Performance, Simulation and Design This book 2nd PLL filter matlab program to solve the
Dean_PLL_3rd_loop_filter_exact_org
- Dean 的PLL Performance,Simulation and Design 这本书里3rd 滤波器PLL求解的精确matlab程序-Dean of the PLL Performance, Simulation and Design This book 2nd PLL filter matlab program to solve the
Dean_PLL_sample_org
- Dean 的PLL Performance,Simulation and Design 这本书里实例matlab程序-Dean of the PLL Performance, Simulation and Design This book PLL filter matlab program to solve the
pll_component_design_matlab
- design and source code for simulating PLL components with matlab
DesignoftrackingloopofGPSsoftwarereceiver
- 本文在分析GPS 软件接收机跟踪原理的基础上，首先比较码环与载波环不同鉴相器的性能，然后对二阶锁相环中不同环路参数设下的跟踪效果进行仿真分析，最后设计 了合适的码环与载波环路，并用实际采集的GPS 数据论证了所设计环路的有效性，为GPS 软件接收机跟踪环路的设计提供了参考。-Based on the analysis of GPS receiver tracking software on the basis of the principle, first compare the diffe
84f704a6df6c
- 介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。-MC145159 PLL frequency synthesizer design and realization of PLL frequency synthesizer the basic principles of integrated PLL chip M C 145159 work characteristic
BLOCK-PHASE-DEMODULATOR
- 块相位估计－Block Phase Estimation(BPE)取代了传统的锁相环(PLL)结构，以取模 (Modulo)运算为基础，而且使用创新的平均器，既简化了算法结构，又大大方便于硬件实现，同时为芯片设计提出了新的思路；但国内研究较少，资料极其匮乏；文章在对BPE的原理与结构进行较为深入的介绍与分析的基础上，对BPE进行了由浅入深的仿真，解决了部分跟踪器－SECTOR TRACKER(ST)的问题，给出了部分仿真结果；最后，分析了BPE的优缺点，给出了改进的方法。-Block Phase