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int_div1
- vhdl编写的任意分频器，经过测试好用，准确-divider vhdl any written, tested easy to use, accurate
Hardware_Multiplier
- 用VHDL写的硬件乘法器，以及测试过了，一个时钟周期内完成乘法运算。被乘数、乘数的宽度通过通用属性GENERIC参数改变而轻松改变，硬件除法器也快好了。-Written by VHDL hardware multiplier, and tested, and a clock cycle multiplication. Multiplicand, multiplier width parameter changes through the common property of GENERIC an
chufaqiziliao
- 除法器资料，做除法器的朋友们不可或缺的好论文啊。-Divider information, so the divider indispensable good friends ah paper.
fpdpsk
- FSK/PSK信号调制器的VHDL程序，共分为分频器、m序列产生器、跳变检测、2:1数据选择器、正弦波信号产生器和DAC(数、模变换器)6部分-FSK/PSK signal modulator VHDL program is divided into divider, m sequence generator, transition detection, 2:1 data selector, the sine wave signal generator and DAC (number, mode
divider
- 用verilog编写的快速除法器（8位除以4位）-With the rapid verilog write except machines (eight divided by four)
CS5460A.RAR
- 基于CS5460的程序，精度达到0.03 ，采用分流器，电阻分压方式取样-CS5460-based program, the precision reached 0.03 , with shunt resistor divider sampling methods
chengxu
- 一个分频器，一个卷积编码器的程序，都是VDHL的-A frequency divider, a convolutional encoder program, are VDHL of
Chapter6-9
- 第六章到第九章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
cnt10
- 一个用VHDL语言编写的十进制计数器，后续还有分频器、数据选择器、七段数码显示程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -VHDL language us
divider16
- 16位小数除法器verilog源码，可综合的，已经仿真过。-16bit fractional numeral divider verilog source
verilog_18bit_Div
- verilog编写的18位输入高精度的除法器，带说明文件和测试代码。-18 input precision divider verilog prepared with documentation and test code.
divider
- 16位有符号整数除法，将商并入移位后的被除数，节省资源。-16-bit signed integer division, will shift into business after the dividend, saving resources.
vhdl-examples
- VHDL写的100多个经典例子，适合初学者。包括分频器，简易时钟等-VHDL written more than 100 classic example, suitable for beginners. Divider, the simple clock
giantnumber
- 无符号大数类 实现了大数四则运算 比较 求余数 其中大数乘法采用分治 除法采用模拟竖式-No sign of large numbers class implements the large numbers seeking four more than the number of operations in which the multiplication of large numbers using analog vertical divider partition
example5_ADC
- 本例展示了如何使用双ADC对多路通道进行同时转化。 使用ADC1对通道14和通道17进行转化。使用ADC2对通道10和通道11进行转化。通道17与内部参考电压Vref相连。 一旦转换开始，ADC1和ADC2对对通道14和10的转换将同时开始，结果存于ADC1的32-bit DR寄存器内，其中高16bit为ADC2对通道10的转换结果，低16bit为ADC1对通道14的转换结果。之后由DMA把DR寄存器内的数据传送到内存中的ADC_DualConvertedValueTab表格
immediate_divide_module
- 用组合逻辑实现循环除法器。稳定、安全、可靠。-Combinational logic loop divider. Stable, secure, and reliable.
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
DCM
- xilinx SP605开发板的DCM模块验证程序，coreGen工具生成DCM核，由DCM完成时钟分频、倍频、移相等操作-xilinx SP605 development board DCM module validation program, coreGen tool to generate nuclear DCM, completed by the DCM clock divider, frequency, and shift operations equal
SplitPaneDemo
- This article describes the basic use of WTL s CSplitterWindow as an application window divider and CPaneContainer as a host for child windows. The included demonstration project is 3-pane SDI application using vertical and horizontal splitters. Each
vhd_divider
- lattice isplever7竟然没有除法库,只好在网上找了老外写的vhdl除法器-lattice isplever7 Treasury did not divide, so the Internet to find a foreigner to write the VHDL divider