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fq_divider
- 分频器-Divider ..
vhdl_buzzer
- 蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调,该实验通过设计一个状 态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。-buzzer to buzzer this experiment certain frequency square wave can buzzer sounded a corresponding pitch. The experiment by designing a state machine and the buzzer sounded a d
VHDLchufaqi
- MAXPLUS2 自己编写的VHDL 4位除法器-MAXPLUS2 prepare themselves VHDL four Divider
arban
- 这是一个用verilog实现的除法器代码。-This is a realization of the use verilog divider code.
fenpinqi11
- 基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)-divider based on FPGA design, has adopted the simulation (VHDL language)
sdgshjd
- 数字系统设计这是有关的相关源代码,有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述 8位总线收发器:74245 (注2) 地址译码(for m68008) 多路选择器(使 BR> ... -Digital System Design This is the underlying source code, a simple C
div2
- 大数除法的实现算法,不仅能实现两个大数的除法,而且能实现浮点数之间以及浮点数与整数之间的除法-majority of the division algorithm, is not only able to make large numbers of division two, but to achieve a float and between integer and floating point divider between the
cpld
- 一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计-a handy integer frequency divider circuit assures you like to be able to achieve arbitrary integer frequency circuit design
divider
- 一个用VHDL语言编写的除法器程序,对从事硬件开发的同志有帮助的。
divider
- 介绍了除法器的设计,采用verilogHDL语言,利用modelsim仿真验证,压缩包中包含了流程图
divider
- 此代码用于实现基2的SRT除法器设计,可以实现400MHz以上的32位定点无符号数除法器(除数、被除数和余数均由16位整数和16位小数组成,商由32位整数和16位小数构成,包括源代码和测试文件,可以直接仿真。
divider
- 经过精心设计的除法器的代码,并在FPGA硬件平台实现和验证过的
divider
- 基于srt-2算法,利用verilog实现16位定点无符号数除法器(除数、被除数均由16位整数和16位小数组成,商由32位整数和16位小数构成,余数由32位小数组成)
clkdiv2
- a good clock divider
clock-divider
- 这是一个关于时钟分频率器的程序,它可以实现频率的扩大。
clk-div
- VHDL code for a clock divider by 27 circuit with a resulting waveform with 50% duty cycle..
fet440_uart11_38400
- Echo a received character, RX ISR used. Normal mode is LPM0. // USART1 RX interrupt triggers TX Echo. // Baud rate divider with 1048576hz = 1048576/38400 = ~27.31 (01Bh|03h) // ACLK = LFXT1 = 32768Hz, MCLK = SMCLK = default DCO = 32 x ACLK = 10
分频器FENPIN1
- EDA中常用模块VHDL程序,不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ,25分频=2HZ,10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time - with a counter by the external input is required when the sub-frequency functions. Frequency Divider
DoubleDiv
- 这是单片机MS-51双字节带符号数除法扩展子程序-This MS-51 with two-bit symbols divider expansion subroutine! !
fq_divider
- A simple program implements a frequency divider.