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CPLDMAXplus
- CPLD数字电路设计——使用MAX+plusⅡ入门篇.rar 不能错过的书籍
MAXPLUGS3
- 介绍max+plus的安装和简单的使用方法。
exercise1
- 在软件MAX+plus II环境中，设计了一台RISC模型机，具有以下功能：输入包含10个整数（无符号数）的数组M，按从小到大的顺序输出这10个数。
saicheyouxi
- 用VHDL软件开发了赛车游戏，经过max plus 2的验证 很好而且很实用 很有意思-VHDL software was developed with racing games, after a good verification max plus 2 very interesting and very useful
FPGAforDLC
- 采用Altera公司的FPGA芯片，在MAX+plus II软件平台上实现多路HDLC电路-Using Altera s FPGA chips, in MAX+ Plus II software platform to achieve multi-channel HDLC circuit
MAXPLUS
- MAX+PLUSⅡ的学习应用教程,适用于基本的VHDL开发-MAX+ PLUS Ⅱ Application Tutorial learning for the development of the basic VHDL
MyProject
- 3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3，原理图源文件保存在MyProject目录中，为138decoder.gdf，另有我写的实验报告，呵呵，适合仿真入门-3-8 decoder simulation. Selected in this experiment simulation software is MAX+ Plus II Version 9.3, schematic source files stored in the MyPro
bid_shift_reg
- VHDL语言编写，实现双向移位寄存器功能，在MAX+plus软件下实现-VHDL language to achieve bi-directional shift register function MAX+ Plus software to achieve
decoder_2_10
- 采用VHDL语言编写的二-十进制编码器，在MAX+plus软件上实现，其中包括演示截图。-Using VHDL languages II- Decimal encoder, in MAX+ Plus software to achieve, including the demo screenshot.
decoder_3_8
- 采用VHDL语言编写8线-3线优先编码器，在MAX+plus软件下实现。-Using VHDL language-3 line 8 line priority encoder, in MAX+ Plus software to achieve.
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- 4位电子智能密码锁，基于VHDL语言设计，MAX+PLUSⅡ环境下实现-4 electronic smart locks, based on the VHDL design language, MAX+ PLUS Ⅱ environment to achieve
Design_of_Traffic_Light_Control_System_Base_on_FPG
- 用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电 路, 没有传统设计中的接线问题, 所以故障率低、可靠性高, 而且体积小。体现了EDA 技术在数字电路设计中的优越性。-The design method of traffic light control system by using Very- High- Speed Integrated Circuit Hardware Descr iption La
binary_to_decima
- 8位全加器的VHDL描述，可用MAX+plusⅡ运行测试-8-bit full adder of the VHDL descr iption，MAX+ plus Ⅱ can be used to run test
EXA01
- 一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能 -VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
EXA02
- 一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能-VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
EXA03
- 一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能-VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
EXA04
- 一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能-VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
EXA05
- 一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能-VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
plj
- 数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内，记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了其功能。-Digital frequency meter is a kind of cyclical changes in the signal used to tes
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- 在Max+plusΠ环境下用VHDL语言编写实现基于CPLD的CMI编译码器设计-In Max+ plusΠ environment using VHDL language CPLD-based design of CMI codecs