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搜索资源列表

  1. uart

    0下载:
  2. 串口通讯 PC发送FPGA接受后回传 verilog语言-uart verilog
  3. 所属分类:Com Port

    • 发布日期:2017-03-24
    • 文件大小:2901
    • 提供者:赵云
  1. fpga_uartrw

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  2. FPGA的uart控制器的verilog源程序,在cyclone II EP2C8Q208上调试运行成功-FPGA s UART controller Verilog source code, in cyclone II EP2C8Q208 debugging run successfully
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:56002
    • 提供者:蒋斌斌
  1. UART_for_FPGArar

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  2. it is a verilog code written for MELAY state machine based UART and it wll synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device]-it is a verilog code written for MELAY state machine based UART and it wll
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:5579
    • 提供者:yasir ateeq
  1. UART

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  2. 简易UART程序 verilog 描述-Simple UART procedure described in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:18671
    • 提供者:pan
  1. UART

    0下载:
  2. 用FPGA开发的串口通信的程序,代码是用verilog编写的,希望对大家有用!-Serial communication with the FPGA development process, the code is written in verilog and hope for all of us!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:267617
    • 提供者:郭富民
  1. UART

    0下载:
  2. the uart transmitter and receiver are used to design the data transmission for 8bit sipo and piso in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1440
    • 提供者:prabakaran
  1. uart

    0下载:
  2. the uart model is used to design the synthies and beherival model in verilog fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1140
    • 提供者:dhanagopal
  1. uart_rx

    0下载:
  2. Tcode is in VERILOG HDL (Hardware descr iption language) code is of UART (universal asynchronous receiver&transmitter) receiver . its objective is to accept serial data from port of computer and allow it to come in a FPGA-Tcode is in VERILOG HDL
  3. 所属分类:Other systems

    • 发布日期:2017-03-27
    • 文件大小:992
    • 提供者:hassan
  1. UART_IP_core_for_wishbone

    0下载:
  2. 基于wishbone总线的UART IP core-UART IP core based on Wishbone, generated in Verilog HDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:40258
    • 提供者:张阳
  1. RS232

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  2. It s combination logic for UART. edited in verilog-HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:648
    • 提供者:kim
  1. RS232

    0下载:
  2. It s combination logic for UART. Edited in verilog-HDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:5419
    • 提供者:kim
  1. uart

    0下载:
  2. 关于串口发送的verilog代码,实验中经常用到,已经用FIFO-it is about the uart transmit verilog code,very useful in experiment.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:2955
    • 提供者:李sir
  1. Uart

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  2. UART source code in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1136
    • 提供者:Sweetu
  1. s24_uart

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  2. 这是一个串口通信协议,有详细的说明,欢迎下载!-This a code of uart in verilog ,describled in detail,welcome to download!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3862155
    • 提供者:lipeng
  1. 1.UART

    0下载:
  2. 该代码主要实现UART的串行通信,针对的是RS232芯片,同时包含了verilog和VHDL编写的程序-The code UART serial communication, RS232 chip, also contains a program written in verilog and VHDL
  3. 所属分类:Other systems

    • 发布日期:2017-11-17
    • 文件大小:1501494
    • 提供者:mingbo
  1. uart-in-verilog

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  2. develop uart using verilog language-develop uart using verilog language...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-12
    • 文件大小:22133
    • 提供者:Patel Dhaval P.
  1. UART

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  2. 用verilog编写的UART串口通信程序,经验证误码率为0,系统由ARM控制FPGA的串口进行通信;-Written in verilog UART serial communication procedures, proven error rate is 0, the system controlled by ARM FPGA serial communication
  3. 所属分类:Com Port

    • 发布日期:2017-03-31
    • 文件大小:3472
    • 提供者:lejing
  1. UART-Verilog-source

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  2. Verilog编写UART串口例程,实现FPGA与上位机串口通信,利用ASCII码进行大小写转换,在Xilinx Virtex-5开发板测试通过-UART serial routines written in Verilog, FPGA serial communication with the host computer using the ASCII code case conversion, in the Xilinx Virtex-5 development board test
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2974
    • 提供者:charley
  1. UART

    0下载:
  2. General purpose UART written in Verilog Libero core generator.-General purpose UART written in Verilog Libero core generator.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2905
    • 提供者:roob
  1. UART-master

    0下载:
  2. FPGA Based UART in Verilog
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-30
    • 文件大小:4096
    • 提供者:lsyy
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