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The-use-of-VHDL-divider-design
- 分频器的各种设计方法, 及源代码,源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频。-The use of VHDL divider design
VHDL-example_counter
- M=11的计数器;计数是一种最简单基本的运算,计数器就是实现这种运算的逻辑电路,计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数和控制的功能,同时兼有分频功能-M = 11 counter The count is one of the most simple basic computing, counter to realize the operation is logic circuit
FP-AND-DIPLAY
- VHDL分频程序:将输入为MHz数量级的频率进行分频,得到自己所需的Hz数量级频率。 七段数码管显示程序:将输出进行译码,通过数码管显示。-VHDL divider, divide the input MHz frequency of the order of magnitude, to get the required Hz magnitude frequency. Segment digital tube display program: the output of decoding
VHDL-counter
- 在数字电路中,常需要对较高频率的时钟进行分频操作,得到较低频率的时钟信号。我们知道,在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述,在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频。 -In digital circuits, and often need high frequency clock divider operating in lower frequency clock signal. We know that when the c
VHDL
- 本程序是些用VHDL应用的一些基本程序,有分频器,编译码器等一些基本器件程序-This program is using VHDL applications, some of the basic program, a divider, codecs, etc. some of the basic device program
VHDL
- VHDL——将100HZ分频成10HZ和1HZ-VHDL- will be divided into 10HZ and 100HZ 1HZ
10pointclock
- VHDL分频程序+数码管动态显示,20字20字20字-VHDL divider program the+ digital tube dynamic display, 20 words, 20 words 20 words
beep-sing(VHDL)
- 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调 该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。 -Sent to the buzzer frequency square wave of the experiment through the design of a state machine and divider buzzer sounded " more than a microphone Fat shuttle Rasi multi to
vhdl--of--traffic-light
- 十字路口的交通灯vhdl控制程序,其中包括分频器、交通灯控制器和主程序三部分。-Crossroads of traffic lights the vhdl control procedures, including the three parts of the divider, traffic light controller and main program.
VHDL
- VHDL初级编程实例:动态扫描显示程序、分频器设计程序、8位移位寄存器、BCD计数器设计(任意进制)等等。-VHDL the primary programming examples: dynamic scanning display program, the divider design process, the 8-bit shift register, BCD counter design (any hex), and so on.
VHDL-book3
- D_flipflop:1位D触发器的设计 D_fllipflop_behav:4位D触发器的设计 reg1bit:1位寄存器设计 reg4bit:4位寄存器设计 shiftreg4:一般移位寄存器的设计 ring_shiftreg4:环型移位寄存器的设计 debounce4:消抖电路的设计 clock_pulse:时钟脉冲电路的设计 count3bit_gate:3位计数器的设计 count3bit_behav:3位计数器的设计 mo
vhdl-digitle-clock
- 数字时钟,四位八段数码管显示,分为显示模块,分频模块,计数模块。-digitle clock,lab display
VHDL
- 基于VHDL语言和CPLD开发板的,分频电路电路的开发。-Based on VHDL and CPLD development board, divider circuit circuit development.
VHDL
- VHDL功能模块直接用。分有: 去抖,数码显示,任意分频。-VHDL modules directly. Points are: to shake, digital display, arbitrary frequency.
VHDL-
- VHDL语言 有限状态机交通灯的设计 分频器模块的设计-Finite state machine design language VHDL design of traffic lights divider module
VHDL
- 正弦波发生器代码VHDL 其中包括分频 正弦波数据-Sine wave generator VHDL code Divide the sine wave data including
Prescaler-to-use-VHDL-design
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计,包括偶数分频、非 50 占空比和50 占空比的奇数分频、半整数(N+0.5)分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合,形成可使用的电路,并在 ModelSim 上进行验证。-This paper describes the use of examples prescaler to use VHDL design on FPGA/CPLD, i
VHDL-Multi-fuction-Clock
- 设计一个多功能数字钟,要求显示格式为小时-分钟-秒钟,整点报时,报时时间为10 秒,即从整点前10 秒钟开始进行报时提示,喇叭开始发声,直到过整点时,在整点前5 秒LED 开始闪烁,过整点后,停止闪烁。系统时钟选择时钟模块的10KHz,要得到1Hz 时钟信号,必须对系统时钟进行10,000次分频。调整时间的的按键用按键模块的S1 和S2,S1 调节小时,每按下一次,小时增加一个小时,S2 调整分钟,每按下一次,分钟增加一分钟。另外用S8 按键作为系统时钟复位,复位后全部显示00-00-00。-T
VHDL-Code-and-TestBench-Code
- 实现了三个功能电路的程序:时钟分频电路;移位寄存器;序列检测器。-Including three parts:frequency divider shifting register sequential detector
VHDL-Programming-Examples
- 分频器、译码器、编码器、计数器、状态机等基本的硬件描述语言代码-The basic hardware divider, decoders, encoders, counters, state machine descr iption language code