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02
- 基于VHDL的全数字锁相环的设计 有关键部分的源代码 hehe !
testbench
- 一个自己编写的全数字锁相环及其测试向量，比较简单但功能基本达到。
clkrecoveryDPLL
- 用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
全数字锁相环
- 详细介绍数字锁相环的工程
pll
- 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。-Abstract: This paper describes the working principle of an all-digital phase-locked loop is proposed application VHDL technical design an all-digital phase-locked loo
ver3
- 全数字锁相环的verilog代码，希望能有帮助-The DPLL verilog code, hoping to help! ! !
DPLL
- 一个全数字锁相环，可用于信号的复用中，进行调制和借条操作。-A digital phase-locked loop can be used to signal multiplexing, modulation and IOU operations.
[emuch.net]PhaseLockedLoo
- 各种Pll的Simulink建模与仿真，包括线性模拟锁相环，全数字锁相环，带电荷泵的锁相环。建平鉴相器子系统建模-PLL simulation based on Matlab Simulink