搜索资源列表
FourBitsCounter
- 四进制计数器模块，使用VHDL语言编写，在ISE8.1中经过测试的模型-quaternary counter module, the use of VHDL language, in which ISE8.1 tested model
5420BIOSfangzhenmoxing
- 这是用C语言编写的关于DSP5420仿真模型程序-This is the C language on the DSP5420 process simulation model
VerilogHDLchinapub
- Verilog HDL硬件描述语言 01简介.PDF 02HDL指南.PDF 03语言要素.PDF 04表达式.PDF 05门电平模型化.PDF 06用户定义原语.PDF 07数据流模型化.PDF 08行为建模.PDF 09结构建模.PDF 10其它论题.PDF 11验证.PDF 12建模实例.PDF 13语法参考.PDF-Verilog HDL Hardware Descr iption Language Introduction 01. P
dianti
- 基于凌阳61板的五层电梯模型C语言程序，经试验成功
i2c_master_bit_ctrl
- 该代码用硬件描述语言Verilog系统地描述了I2C总线接口的位比特主控转换模型。对学习FPGA和I2C总线接口有极大地帮助。
Lattice_Verilog
- 本文讨论了AR模型及线性预测的原理，在浮点型DSP TMS320C6713B上实现了语音信号线性预测系数(LPC)的提取，并利用LPC系数用Verilog语言实现了AR模型的Lattice结构。
LEDhanzigundong_VHDL
- 本文主要讨论了使用EDA工具设计汉字滚动显示器的技术问题。文中首先描述了基于现场可编程门阵列（FPGA）的硬件电路；然后研究了在8×8LED发光二极管点阵上显示滚动汉字的原理，并给出了基于ALTERA的参数化模型库LPM描述其功能的VHDL语言程序设计；最后对使用EDA工具软件加工被显示数据文件的方法进行了讨论。
70V631_VHDL_Model.zip
- 针对IDT公司71v631的fpga设计，VHDL语言模型。
AMBA-Bus_Verilog_Model
- 该源码包是2.0版本的AMBA总线的Verilog语言模型，主要包括5个部分：AHB总线仲裁器，AHB-APB总线桥接器，AHB总线上从设备ROM模型，AHB总线上从设备RAM模型，参数定义。-This source code package is the model of V2.0 AMBA bus of ARM company, It mainly includes the following five parts: the AHB arbiter,AHB-APB bridge, AHB_R
FPGA_DE2_MUSIC
- 基于FPGA的乐曲硬件演奏模块设计，利用硬件描述语言设计符合技术指标的乐曲硬件发生模块，建立实验模型，通过电路仿真和下载硬件测试，在DE2 EDA实验平台上验证其功能-FPGA-based music performance modular design of hardware, using hardware descr iption language designed to meet specifications of the piece of hardware modules occurs,
sabermodel
- 上传几个saber的模型，都是MAST语言编写，一个是频率转数字量的，一个UC3844的模型，还有一个LD7575的模型-From the model a few saber are MAST language, one is the frequency transfer digital content, a UC3844 model, and a LD7575 model
armconfigurationandprogramme
- ARM处理器是一种16/32位的高性能、低成本、低功耗的嵌入式RISC微处理器，由ARM公司设计，然后授权给各半导体厂商生产，它目前已经成为应用最为广泛的嵌入式处理器。 本书分14章对ARM处理器的体系结构、指令系统和开发工具作了比较全面的介绍。其中包括ARM体系介绍、ARM程序设计模型、ARM汇编语言程序设计、ARM C／C 语言程序设计、ARM连接器的使用、ARM集成开发环境CodeWarrior IDE的介绍及高性能的调试工具ADW的使用。并在此基础之上介绍一些典型的基于ARM体系的嵌
SCLSchemaDocument
- IEC61850.6标准的SCL语言模型结构文档，命名空间文档-IEC61850.6 SCL Schema Document
I2C_Verilog_Model
- 该源程序包是I2C的Verilog语言模型，包括以下4个部分：RTL源代码，测试平台，软件仿真代码，说明文件。-This source package is I2C bus model based on Verilog language. It has the following 4 parts: RTL code, testbench, sofeware simulating code, help document.
i2c_verilog
- 该源程序包是I2C的Verilog语言模型，包括以下3个部分：document,source,testfixture。-The source package is the I2C Verilog language models, including the following three parts: document, source, testfixture.
AMBA
- AMBA总线的Verilog语言模型，主要包括5个部分：AHB总线仲裁器，AHB-APB总线桥接器，AHB总线上从设备ROM模型-AMBA bus of ARM company, It mainly includes the following five parts: the AHB arbiter,AHB-APB bridge, AHB_Rom_Slave, AHB_Ram_Slave
asyn_fifo
- 该源码包是异步fifo的Verilog语言模型，主要包括2个部分：异步fifo控制模块、测试文件。(The source package is asynchronous FIFO Verilog language model, including 2 main parts: asynchronous FIFO control module, test files.)
syn_fifo
- 该源码包是同步fifo的Verilog语言模型，主要包括2个部分：同步fifo控制模块、测试文件。(The source package is a synchronous FIFO Verilog language model, including 2 main parts: synchronous FIFO control module, test files.)
libiec61850-1.2.1.tar
- 此库通过标准C编写，提供IEC61850的MMS协议实现的最新版ED2，兼容大多数ED1；它也提供变电站内的GOOSE通信。这个项目的目标是提供一个实现，并且这个实现非常的轻便，可以运行在嵌入式系统和小型控制器上。它还提供了很多简单的例子，可以作为我们自己的程序的开始点。 如下特性被支持： 1 ISO全协议的TCP/IP 2 静态生成IED模型，是靠SCL文件，通过C代码生成 3 动态生成IED模型，是通过API调用或者通过配置文件 4 关联服务（通过密码验证） 5 简单的和复杂的MMS变量读写
ccsuemupc条件跳转(1)
- 设计一个模型机，具体设计要求如下： （1）设计指令系统，要求有取数指令、加法指令、跳转指令、停机指令等 （2）设计指令格式、微指令格式 、微程序 、时序电路 、数据通路，完成cpu的设计。 （3）利用模块化设计，分别设计存储器模块、运算器模块、时序电路模块、微程序控制器模块、显示模块等，最后进行系统的顶层设计，完成复杂模型机的设计与实现测试 （4）根据任务，完成主程序的设计，同时把主程序翻译成目标代码，写入主存，仿真下载测试。(Design a model machine, th