搜索资源列表
VHDL
- VHDL数字钟 数字电子钟 此数字电子钟具有的功能包括: 1. 计时,时、分、秒显示; 2. 十二小时与二十四小时之间的转换; 3. 上下午显示; 4. 对时、分、秒的校时功能;
使用VHDL语言设计数字钟
- 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分: 六进制计数器 counter6,十进制计数器 counter10 ,二四进制计数器 counter24, 时钟模块 bclock, LED扫描显示模块 ledctrl。设计使用VHDL 语言,
VHDL学习的好资料--18个VHDL实验源代码
- 20个VHDL实验源代码,包括: 1 交通灯控制器 2 格雷码变换器 3 BCD码加法器 4 四位全加器 5 四人抢答器 6 4位并行乘法器 9 步长可变加减计数器 10 可控脉冲发生器 11 正负脉宽数控信源 12 序列检测器 13 4位流水乘法器 14 出租车计费器 15 多功能数字钟 16 多功能数字秒表 17 频率计 18 七人表决器 19 数码锁 20 VGA彩条发生器
基于CPLD的VHDL语言数字钟(含秒表)设计
- 基于CPLD的VHDL语言数字钟(含秒表)设计
数字钟VHDl代码
- 本代码是用VHDL语言设计的数字钟,还附有整点报时,闹钟等功能
多功能数字钟设计
- 我做课程设计时候所设计出的数字钟电路,实现分、秒计时,异步复位、暂停功能,已经在板子上面实现。和大家分享,一起进步!
多功能数字钟 vhdl
- 多功能数字钟,图文混编,在maxplus10下运行通过。
数字钟VHDL设计
- maxplus2开发基于EDA数字钟VHDL设计
vhdl_clock.rar
- VHDL数字钟设计程序 设计要求 基本要求: 1、24小时计数显示; 2、具有校时功能(时,分) ; 附加要求: 1、实现闹钟功能(定时,闹响);,VHDL digital clock design process design requirements for the basic requirements: 1,24 hours count display 2, with a school function (hours, minutes) additio
sd_reader.rar
- SD卡读卡器模块的VHDL及软件驱动代码,可作为外设挂接在Avalon总线上。支持以SD模式、4线模式读取。在24MHz时钟驱动下读取速率可达8MByte/s,SD card reader module and software drivers VHDL code, can be articulated as a peripheral bus in Avalon. To support the SD model, 4-wire mode read. Driven by the 24MHz clo
eda.rar
- 使用VHDL语言编程,烧录在芯片运行的倒数5秒响4声短铃最后一声长音的数字钟,The use of VHDL language programming, burn in the chip to run the last 5 seconds short bell ring 4 final say sound a long tone of digital clock
clk_vhdl
- Quartus II工程压缩文件,是一个典型的基于FPGA的数字钟工程项目,有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules. Using VHDL language.
VHDLDATACLOCK
- 本课程设计完成了数字电子钟的设计,数字电子钟是一种用数字显示秒、分、时的计时装置,由于数字集成电路技术的发展和采用了先进的石英技术,它使数字钟具有走时准确、性能稳定、携带方便等优点。数字钟已成为人们日常生活中必不可少的必需品,广泛用于个人家庭以及办公室等公共场所,给人们的生活带来极大的方便。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际,来培养我们的综合分析和设计电路的能力。-VHDL dataclock
EDA
- 数字钟的实现 FPGA上运行 VHDL编写-Digital clock running on the FPGA to achieve the preparation of VHDL
shuzizhong
- 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟,并具有定时与闹钟功能,能在设定的时间发出闹铃音,能非常方便地对小时、分钟和秒进行手动调节以校准时间,每逢整点,产生报时音报时。 实验平台: 1. 一台PC机; 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, d
shuzizhong
- 可预置数字钟,用VHDL语言编写,LED显示,普通数字钟表。-Digital clock can be preset using VHDL language, LED display, an ordinary digital watch.
clock
- 数字钟设计,有分秒显示,上下午显示,可下载到FPGA板子上进行数字显示哦-Digital clock design, there are minutes and seconds display, on the afternoon of shows can be downloaded to the FPGA on the board figures show Oh
数字钟
- fpga课程中用vhdl语言编写的数字钟 输出到板子上是,就是一个数字时钟
数字钟(8)
- 数字钟(总)整点报时,8位数码管显示。VHDL语言设计。。。。(Digital clock (total) the whole point timekeeping, 8 digital display. VHDL language design....)
课程设计-数字钟
- 具有计时 设置时间 闹钟 秒表 功能的数字钟设计 外设矩阵键盘(Digital clock design peripheral matrix keyboard with the function of timing setting time alarm clock stopwatch)