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- 2级流水线实现的8位全加器的VHDL代码,适用于altera系列的FPGA/CPLD
Connect_of_Altera-FPGA_and_CPLD
- Altera FPGA与CPLD的外部处理器连接方式及编程。
FHT_example
- < ALTERA FPGA/CPLD 高级篇>>光盘资料中 体会“面积和速度的平衡与互换” 例程
DDRinterface
- 《ALTERA FPGA/CPLD高级篇》高速DDR存储器数据接口设计实例
Des2Sim
- 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程,作为我这一段 时间自学 FPGA/CPLD 的总结,如果有什么不正确的地方,敬请各位不幸看到这篇文章的 大侠们指正,在此表示感谢。当然,这是一个非常简单的时序逻辑电路实例,主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1; Altera 公司出品的 Quartus II 4.2;Mentor Graphics 公司出品的 ModelSim
并口的CPLD烧录线,通过跳线支持三大厂家的CPLD/FPGA(Altera,Xilinx,Lattice)
- 并口的CPLD烧录线,通过跳线支持三大厂家(Altera,Xilinx,Lattice)的CPLD/FPGA烧录,附有电路图与Verilog HDL文档.使用的芯片为XC9572XL-VQ64
debounce_2_Verilog
- 用VerilogHDL编写的按键消抖程序 分频产生100Hz的按键采样时钟,采样时钟周期为10ms, 按键按下后,产生时间为10ms的低电平信号,即LED亮10m-*Project Name :debounce *Module Name :debounce *Target Device :Any Altera FPGA/CPLD Device *Clkin : 50MHz *Desisgner : zhaibin *Date : 2011-11-
CPLD_Config
- 用Altera CPLD做为控制器从Flash上读取image文件对Altera FPGA编程-Altera CPLD used as a controller to read image from the Flash on the Altera FPGA programming
AlteraFPGACPLD
- 《ALTERA FPGA/CPLD 设计》附带光盘,内有书中案例的源代码及使用说明。-" ALTERA FPGA/CPLD Design" with CD case containing the book' s source code and instructions.
FPGA_design
- Altera+FPGA/CPLD设计基础篇和高级篇.pdf,详细讲解FPGA的设计过程及应用-Altera+ FPGA/CPLD Design Basics and advanced articles. Pdf, explain in detail the design process and application of FPGA
AlteraFPGACPLDcoder
- Altera FPGA/CPLD设计(基础篇)随书代码-Altera FPGA/CPLD design (fundamental) with the code book
AlteraFPGACPLDcoder2
- Altera FPGA/CPLD设计(高级篇)随书代码-Altera FPGA/CPLD Design (Senior Posts) With the written code
Altera_FPGA_CPLD_Designing(Advanced)
- Altera FPGA_CPLD设计(高级篇) Altera FPGA/CPLD学习的优秀参考书-Altera_FPGA_CPLD_Designing(Advanced)
Altera-FPGA_CPLD
- FPGA CPLD 高级篇 教你怎么编verilog-FPGA CPLD senior articles teach you how to compile verilog
Altera
- VHDL verilog fpga cpld-DIGITAL
debounce_1_Sch
- 用QuartusII原理图形式编写的按键消抖程序,分频产生100Hz的按键采样时钟,采样时钟周期为10ms, 按键按下的时间与产生低电平信号的时间相等,按键按下的时间与LED灯亮的时间相等-*Project Name :debounce_Sch *Module Name :debounce_Sch *Target Device :Any Altera FPGA/CPLD Device *Clkin : 50MHz *Desisgner : zhaibin *D
Based-VHDL-Fpga-Development
- 基于Altera FPGA/CPLD的电子系统设计及工程实践书籍源代码-Book source code of Altera FPGA/CPLD-based electronic system design and engineering practice
VHDL-CODE
- 书籍源代码_基于Altera FPGA/CPLD的电子系统设计及工程实践 -Books source code _ of Altera FPGA/CPLD-based electronic system design and engineering practice
Altera-FPGA_CPLD-design
- 《Altera FPGA-CPLD设计》一书的实例源代码。非常适合FPGA初学者。-" Altera FPGA-CPLD design" book source code examples. Very suitable for FPGA beginners.
Altera-FPGA_CPLD-Design
- Altera FPGA/CPLD设计(基础篇),非常好的 FPGA入门教程-Altera FPGA/CPLD design (Basics), very good FPGA Tutorial