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搜索资源列表

  1. digital-design_seven_segment

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  2. digitla design seven segment display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:223461
    • 提供者:Umut
  1. Design-and-Realization-of-DS18B20

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  2. :提出了一种单总线上多个数字温度传感器DS18B20的自动识别方法。通过设计由译码器74LS138、二输入四 与非门74LSOOP、模拟开关CD4066组成的电路,同时应用Keil C51工具编写DS18B20数字温度传感器软件程序,在单片 机的控制下,系统以开机初始化形式获取并保存所有传感器的序列号,自动识别传感器并进行多点测温。实验结果表明, 系统能将获得的序列号与各传感器对应起来,使传感器可即装即用,实现了真正意义上的自动识别。-A method of the automati
  3. 所属分类:SCM

    • 发布日期:2017-03-31
    • 文件大小:248972
    • 提供者:翟涛
  1. electronic-clock

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  2. Verliog HDL数字系统设计项目,电子钟。该电子钟可以实现时钟、日期、闹钟、秒表功能。-Verliog HDL digital system design projects, electronic clock. The clock can clock, date, alarm clock, stopwatch function.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1957960
    • 提供者:saln
  1. DSP-Real.Time.Digital.Signal.Processing

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  2. Sen M Kuo, Bob H Lee: Real Time Digital Signal Processing This book offers readers a hands-on approach to understanding real-time DSP principles, system design and implementation considerations, real-world applications, as well as many DSP exper
  3. 所属分类:DSP program

    • 发布日期:2017-04-09
    • 文件大小:2912500
    • 提供者:Brane
  1. Digital-Thermometer-with-clock-

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  2. 带时钟的数字温度计的设计与制作,通过时钟芯片D S 1 3 0 2 、数字温度传感器 D S 1 8 B 2 0 将时间和温度信号送给单片机8 9 E 5 6 4 R D 处理,然后驱动字符型液晶显示模块JHD162A 将其显示出来-Digital Thermometer with clock design and production, through the clock chip DS 1 3 0 2, digital temperature sensor DS 1 8 B 2 0 to
  3. 所属分类:SCM

    • 发布日期:2017-03-29
    • 文件大小:193607
    • 提供者:jack
  1. multifunction-digital-clock

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  2. EDA课程设计多功能数字时钟的设计程序源码,在Cyclone II上验证成功!-EDA curriculum design process multifunction digital clock source, the Cyclone II verify success!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:102937
    • 提供者:lwqq
  1. Digital-circuits--experiment

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  2. 数字电路与逻辑设计的实验,里面涉及到数逻学习中基础知识的重要试验,并特别注明了试验中的常见问题及相关解决方案-Digital circuits and logic design experiment, which involves learning the basics of several logic an important test, and the test specified in the common problems and related solutions
  3. 所属分类:SCM

    • 发布日期:2017-04-02
    • 文件大小:200929
    • 提供者:罗柳
  1. VHDL-Responder-Course-Design

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  2. 开始键按下后,8个进度指示灯依次点亮,之后开始抢答。4个按键开关代表4个抢答键,由数码管显示最先按下的开关序号,表示此号码抢答成功。若在进度灯全亮之前有任意键被按下,则表示有人犯规!系统结构描述:此系统共包括4个板块,分别是输入板块、计数器板块、数码显示器板块、判断板块,各功能组合一起构成一个完整的抢答器。-Start key is pressed, 8 progress lights were lit, and then answer in the beginning. 4 key switc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:374029
    • 提供者:竹下寺宁
  1. Digital-clock

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  2. 51单片机的C程序单片机数码管电子钟,基于Keil μ Vision程序设计平台和Proteus硬件仿真平台,按键可对时间进行调控。-SCM 51 SCM C program digital clock, program design based on Keil μ Vision Proteus platform and hardware simulation platform, the key can control time.
  3. 所属分类:SCM

    • 发布日期:2017-03-31
    • 文件大小:2290
    • 提供者:王风
  1. digital-control-power-source-design

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  2. digital control power source, 51单片机实现proteus仿真,对设计数控电源非常有用-digital control power source, 51 MCU proteus simulation, digitally controlled power is very useful for design
  3. 所属分类:SCM

    • 发布日期:2017-03-28
    • 文件大小:85637
    • 提供者:w_f
  1. 89c51-stepper-motor-drive-design

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  2. 89c51步进电机的驱动设计.设计要求. 开机后,电机不转,按下启动键,电机旋转,速度为25 r/min,按下加1键速度增加,按下减1键,速度降低,最高速度为100 r/min,最低转速为25 r/min,按下停止键,电机停转。速度值要求在数码管上显示出来。 -89c51 stepper motor drive design. Design requirements. Turned on, the motor does not turn, press the start button,
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-16
    • 文件大小:100439
    • 提供者:weiguo
  1. diggital-logic-course-design

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  2. 用MAX+PLUSII进行数字逻辑课程设计的新思路,使数字逻辑课程设计变得更加简洁高效-With MAX+ PLUSII curriculum design of digital logic of new ideas, so that digital logic design becomes more streamlined and efficient program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:349704
    • 提供者:lili
  1. Roth---Digital-system-design-with-VHDL.-1998.pdf.

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  2. Digital Systems Design Using VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:5487214
    • 提供者:gamlet
  1. All-digital-PSK-Sample

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  2. FPGA 上的嵌入式系统设计实例,SPARTEN-3E-FPGA, embedded system design example, SPARTEN-3E
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:663521
    • 提供者:lifeng
  1. Verilog-Digital-System-Design

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  2. Verilog数字系统设计——RTL综合.测试平台与验证 书中的所有源代码-Verilog Digital System Design- RTL synthesis. Test and verification platform for all the source code for the book
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8890170
    • 提供者:鲁智深
  1. -FPGA-digital-processor

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  2. 基于FPGA的数字视频信号处理器设计,用与出路各种不同数字信号-The digital video signal based on FPGA, with processor design way out various digital signals
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:147672
    • 提供者:舍得
  1. CPLD-based-design-of-digital-PWM.

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  2. CPLD-based design of digital PWM signal generator
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-03-31
    • 文件大小:321963
    • 提供者:帅逼
  1. a-new-digital-PLL

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  2. 基于FPGA实现的一种新型数字锁相环设计。该设计是用VHDL来实现的,个人觉得不错,所以传上来和大家分享-FPGA-based implementation of a new digital PLL design. The design is to use VHDL to implement the individual feels good, so come and share transfer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:181407
    • 提供者:recochun
  1. Digital_Design_with_CPLD

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  2. CPLD的数字式设计, CPLD的数字式设计-Digital Design with CPLD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-23
    • 文件大小:7413590
    • 提供者:黃文
  1. Digital-Responder

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  2. 数字抢答器① 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的计。 ② 智能电子抢答器可容纳4组参赛者抢答,每组设一个抢答钮。 ③ 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答,并用EDA实训仪上的八段数码管显示抢答者的序号,同时扬声器发出“嘟嘟”的响声,并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号。 ④ 设计一个计分电路,每组在开始时设置为100分,抢答后由主持人计分,答对一次加10分,答错一次减10分。 ⑤ 设计一个犯规电路,对提
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2194525
    • 提供者:wtm_dxyb
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