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  1. AES AES快速算法和蓝牙设备中用的E0算法

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  2. AES快速算法和蓝牙设备中用的E0算法(用于加密)、E1算法、E2算法、E3算法(用于密钥管理和鉴权等)等,AES fast algorithms and Bluetooth devices using the E0 algorithm (for encryption), E1 algorithm, E2 algorithm, E3 algorithm (for key management and authentication, etc.)
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2017-11-08
    • 文件大小:10150
    • 提供者:
  1. SDHAnalysis

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  2. 光纤通信中的SDH数据帧解析及提取的VHDL实现源代码,共包含帧同步、E1及F1码流提取、DCC1码流提取、帧头开销串行输出四个主要模块-SDH fiber-optic communication data frame analysis and retrieval implementation of VHDL source code, include the frame synchronization, E1 and F1 stream extraction, DCC1 stream extra
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:31485
    • 提供者:张晓彬
  1. DS26528_Rev_A3_10-10-05

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  2. Sample driver code for Dallas DS26528 T1/E1 framer chip.
  3. 所属分类:Other Embeded program

    • 发布日期:2017-03-26
    • 文件大小:485483
    • 提供者:Matthew
  1. ethtoe1

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  2. 硕士论文 基于FPGA的Ethernet+over+E1接口芯片的设计与实现.pdf-master paper the design and implentation of Ethernet+over+E1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1328642
    • 提供者:ganzhhua
  1. test2155

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  2. E1测试仪软件(TMS320VC5410+DS2155)-E1 Tester software (TMS320VC5410+ DS2155)
  3. 所属分类:DSP program

    • 发布日期:2017-04-26
    • 文件大小:7970
    • 提供者:wujiewwp
  1. 32ET_source

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  2. 32时隙的VHDL源代码 在开发E1 2M线路的时候非常有用-32 slot of the VHDL source code in the development of E1 2M lines is very useful when
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:976
    • 提供者:王鹏
  1. vhdlcode

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  2. E1 (FIRST ORDER EUROPE TRANSMISSION STANDARD)
  3. 所属分类:VHDL-FPGA-Verilog

  1. vhdlcode1

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  2. E1 (FIRST ORDER EUROPE TRANSMISSION STANDARD)vhdl
  3. 所属分类:VHDL-FPGA-Verilog

  1. shift

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  2. E1接收部分主要功能是实现从输入的差分线路数据中恢复出2.048M线路时钟并将数据解码输出。包括解码和线路时钟恢复两模块。-E1 to receive some of the major functions of the difference from the input data lines to recover a clock and data lines 2.048M decoder output. Including decoding and clock recovery circuit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:88731
    • 提供者:liusen
  1. E1framerDeframer

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  2. e1 framer and defremerr vhdl cods
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:45435
    • 提供者:rez
  1. E1

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  2. 在国际标准组织开放式系统互联(OSI)参考模型下,以太网是第二层协议。10G以太网使用IEEE(电气与电子工程师学会)802.3以太网介质访问控制协议(MAC)、IEEE 802.3以太网帧格式以及IEEE 802.3最小和最大帧尺寸。-In the International Standards Organization Open Systems Interconnect (OSI) reference model, Ethernet is the second-layer protocol.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1723830
    • 提供者:guoguo
  1. HDLC_E1

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  2. E1到HDLC转换 实现E1到以太网 E1到HDLC转换 实现E1到以太网-E1 TO HDLC E1 TO ETHETH
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:449171
    • 提供者:robincyh
  1. E1Tsi_TB

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  2. TSI testbench for E1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1461
    • 提供者:Militã o
  1. e1framerdeframer

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  2. E1 Framer/De-Framer, Also include the data check (CRC) and channel coding/decoding-E1 framer and deframer, clock adjust, clock phase adjust
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:17477
    • 提供者:章容
  1. e1_framer

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  2. E1 DeFramer :A design for Framing Telecom E1 Interface
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:18165
    • 提供者:ebi
  1. XAPP868

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  2. E1/T1时钟提取和恢复源码 是xilinx的IP源码-E1/T1 clock recover code,it is xilinx s IP code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:782758
    • 提供者:ganzhhua
  1. 234234234

    0下载:
  2. 基于嵌入式系统的E1以太网桥接器的设计与实现.pdf-the design of E1 ethernet based on emmbedded system
  3. 所属分类:Embeded Linux

    • 发布日期:2017-05-18
    • 文件大小:4742093
    • 提供者:ganzhhua
  1. E1

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  2. 分析帧同步算法,提供帧同步的状态机实现图以及得到的正确仿真图形。-Analysis of frame synchronization algorithm, to provide frame synchronization state machine implementation plans and get the correct simulation graphics.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:96558
    • 提供者:李逊
  1. PCK_CRC4_D4

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  2. E1成帧模块,使用VHDL语言设计中的CRC4校验码生成模块-E1 framing module, using the VHDL language design CRC4 check code generation module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:910
    • 提供者:
  1. e1-framer

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  2. e1 framer / de-framer based on itu-t standards state machine using GRAY CODE (or trying to use GRAY CODE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2578
    • 提供者:aa
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