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  1. Rake_Receiver

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  2. 用Verilog HDL语言实现一个Rake接收机的最大比合并准则，其中3路输入数据是并行相关输出-Verilog HDL language with a Rake receiver maximum ratio combining criteria, of which 3 related to the parallel input data is output

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-29
    • 文件大小：929
    • 提供者：张茂磊
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